[發(fā)明專利]半導體存儲裝置

在審

• 申請?zhí)枺?/td>: 202010758933.2
• 申請日: 2020-07-31
• 公開（公告）號: CN112447217A
• 公開（公告）日: 2021-03-05
• 發(fā)明（設計）人: 遠藤真人;有園大介;原田佳和
• 申請（專利權）人: 鎧俠股份有限公司
• 主分類號: G11C8/08
• 分類號: G11C8/08;G11C8/14
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 徐殿軍

1.一種半導體存儲裝置，其具備：

存儲晶體管；

字線，與上述存儲晶體管的柵極電極連接；

外圍電路，與上述字線連接；以及

多個電極，與上述外圍電路連接，能夠用于數(shù)據(jù)的輸入輸出；

與經(jīng)由上述多個電極的寫入命令的輸入對應地，在上述寫入命令是與上述存儲晶體管對應的從第n1次到第n2次的寫入命令的情況下，上述外圍電路執(zhí)行第1寫入序列，該第1寫入序列執(zhí)行1次或多次向上述字線轉送第1程序電壓的第1程序動作，其中n1為自然數(shù)，n2為比n1大的自然數(shù)；

在上述寫入命令是與上述存儲晶體管對應的從第n2+1次到第n3次的寫入命令的情況下，上述外圍電路執(zhí)行第2寫入序列，該第2寫入序列執(zhí)行1次或多次向上述字線轉送第2程序電壓的第2程序動作，其中n3為比n2大的自然數(shù)；

上述第2寫入序列的第k次的上述第2程序動作的上述第2程序電壓比上述第1寫入序列的第k次的上述第1程序動作的上述第1程序電壓小，其中k為自然數(shù)。

2.一種半導體存儲裝置，其具備：

存儲晶體管；

字線，與上述存儲晶體管的柵極電極連接；

外圍電路，與上述字線連接；以及

多個電極，與上述外圍電路連接，能夠用于數(shù)據(jù)的輸入輸出；

上述外圍電路與經(jīng)由上述多個電極的第1寫入命令的輸入對應地，執(zhí)行第1寫入序列，該第1寫入序列執(zhí)行1次或多次向上述字線轉送第1程序電壓的第1程序動作；

上述外圍電路與經(jīng)由上述多個電極的第2寫入命令的輸入對應地，執(zhí)行第2寫入序列，該第2寫入序列執(zhí)行1次或多次向上述字線轉送第2程序電壓的第2程序動作；

上述第2寫入序列的第k次的上述第2程序動作的上述第2程序電壓比上述第1寫入序列的第k次的上述第1程序動作的上述第1程序電壓小，其中k為自然數(shù)。

3.一種半導體存儲裝置，其具備：

第1存儲晶體管，具有柵極電極；

字線，與上述第1存儲晶體管的上述柵極電極連接；

外圍電路，與上述字線連接；以及

多個電極，與上述外圍電路連接，構成為接收數(shù)據(jù)輸入并進行數(shù)據(jù)輸出；

響應于經(jīng)由上述多個電極的寫入命令，當上述寫入命令是從第n1到第n2個的上述寫入命令中的一個時，上述外圍電路至少執(zhí)行1次包括對上述字線施加程序電壓的第1程序動作的第1寫入序列，其中n2為比n1大的自然數(shù)；

當上述寫入命令是從第n2+1到第n3個的上述寫入命令中的一個時，上述外圍電路至少執(zhí)行1次包括對上述字線施加上述程序電壓的第2程序動作的第2寫入序列，其中n3為比n2大的自然數(shù)；

這里，

在上述第1寫入序列中，在設第1差電壓為第1程序電壓與第2程序電壓的差時，上述第1程序電壓是在第k個上述第1程序動作中向上述字線施加的電壓，上述第2程序電壓是在第k+1個上述第1程序動作中向上述字線施加的電壓；

在上述第2寫入序列中，在設第2差電壓為第3程序電壓與第4程序電壓的差時，上述第3程序電壓是在上述第k個上述第2程序動作中向上述字線施加的電壓，上述第4程序電壓是在上述第k+1個上述第2程序動作中向上述字線施加的電壓，比第1差電壓小。

4.如權利要求3所述的半導體存儲裝置，其中，

上述第1程序電壓比上述第3程序電壓大。

5.如權利要求1或2所述的半導體存儲裝置，其中，

在上述第1寫入序列及上述第2寫入序列的至少一個中最大執(zhí)行m次第1程序動作或第2程序動作的情況下，

上述第2寫入序列的第1次～第m次上述第2程序動作的上述第2程序電壓的平均值比上述第1寫入序列的第1次～第m次上述第1程序動作的上述第1程序電壓的平均值小，其中m為自然數(shù)。