[發明專利]一種半導體結構及其制造方法

在審

• 申請號: 202010752651.1
• 申請日: 2020-07-30
• 公開（公告）號: CN114093869A
• 公開（公告）日: 2022-02-25
• 發明（設計）人: 安勝璟;楊濤;盧一泓;胡艷鵬
• 申請（專利權）人: 中國科學院微電子研究所;真芯(北京)半導體有限責任公司
• 主分類號: H01L27/108
• 分類號: H01L27/108
• 代理公司: 北京天達知識產權代理事務所(普通合伙) 11386
• 代理人: 叢洪杰

本發明涉及一種半導體結構及其制造方法，屬于半導體技術領域，解決了現有工藝在形成數據線時，寄生電容對主單元驅動的影響逐漸擴大的問題。該半導體結構包括半導體襯底、位于半導體襯底上的數據線以及位于數據線兩側的側墻結構，側墻結構包括第一側墻、第二側墻和第三側墻三層結構，第二側墻為氧化物，其余兩層中至少其中之一的材料為低介電常數材料，低介電常數材料為SiBN或SiCN。本發明能夠減少數據線和有源接觸件之間形成的寄生電容，抑制寄生電容的形成。

技術領域

本發明涉及半導體技術領域，尤其涉及一種半導體結構及其制造方法。

背景技術

存儲器是數字系統中用以存儲大量信息的設備或部件，是計算機和數字設備中的重要組成部分。存儲器可分為隨機存取存儲器(RAM)和只讀存儲器(ROM)兩大類。RAM包括DRAM、PRAM、MRAM等，晶體管是制造這些RAM的關鍵部件之一。DRAM器件中的每個存儲單元由1T1C(即1個晶體管和1個電容器)組成。晶體管的柵極與字線連接，晶體管的漏極與數據線(即，數據線)連接，以及晶體管的源極與電容器連接。

隨著DRAM產品更加高集成化，數據線或字線的間距減少。因此，在制作DRAM單元，形成數據線或字線時，原本不成問題的寄生電容對主單元驅動的影響逐漸擴大。這種影響會導致在元件(device)的構成上最基本的晶體管(transistor)特性或可靠性(reliability)低下。

寄生電容(capacitance)的值C和電容結構的面積(capacitor area)A的值成正比，和介電層厚度(dielectric thick)d成反比，且與介電層的介電常數(dielectricconstant)成正比。

發明內容

鑒于上述的分析，本發明旨在提供一種半導體結構及其制造方法，用以解決現有工藝在形成數據線時，寄生電容對主單元驅動的影響逐漸擴大的問題。

本發明的目的主要是通過以下技術方案實現的：

一方面，本發明提供了一種半導體結構，包括半導體襯底、位于半導體襯底上的數據線以及位于數據線兩側的側墻結構，所述側墻結構包括第一側墻、第二側墻和第三側墻三層結構，所述第二側墻為氧化物，其余兩層中至少其中之一的材料為低介電常數材料。。

基于上述半導體結構的進一步改進，所述低介電常數材料為SiBN或SiCN。

基于上述半導體結構的進一步改進，所述第一側墻的材料為低介電常數材料。

基于上述半導體結構的進一步改進，所述第三側墻的材料為低介電常數材料。

基于上述半導體結構的進一步改進，所述數據線包括接觸部、位于接觸部上的數據線主體和位于數據線主體上的蓋層，所述數據線主體包括阻擋層和導線層。

基于上述半導體結構的進一步改進，所述半導體襯底進一步包括有源區，所述接觸部與所述有源區接觸。

基于上述半導體結構的進一步改進，所述第一側墻和所述第三側墻延伸到所述數據線的頂部，所述第二側墻的頂部低于所述數據線的頂部。

基于上述半導體結構的進一步改進，所述第一側墻的下部側壁與所述半導體襯底之間形成溝槽，所述溝槽中包括基部氧化物，所述基部氧化物的頂部與所述半導體襯底表面基本持平，所述第二側墻和所述第三側墻位于所述基部氧化物上。

基于上述半導體結構的進一步改進，第一側墻、第二側墻和第三側墻的厚度分別為6-18nm、6-9nm和6-18nm。

另一方面，本發明還提供了一種半導體結構的制造方法，包括：

提供半導體襯底，所述半導體襯底上包括有源區；在所述有源區上形成數據線和位于數據線兩側的側墻結構，其中所述側墻結構包括第一側墻、第二側墻和第三側墻三層結構，所述第二側墻為氧化物，其余兩層中至少其中之一的材料為低介電常數材料。