[發明專利]大規模集成電路的測試方法及系統

有效

• 申請號: 202010747756.8
• 申請日: 2020-07-30
• 公開（公告）號: CN111624475B
• 公開（公告）日: 2020-11-06
• 發明（設計）人: 楊兵
• 申請（專利權）人: 北京燧原智能科技有限公司
• 主分類號: G01R31/28
• 分類號: G01R31/28
• 代理公司: 北京品源專利代理有限公司 11332
• 代理人: 孟金喆

本發明公開了一種大規模集成電路的測試方法及系統。該方法包括：檢驗人員根據需求規格書中的時鐘和復位需求完成驗證規格書，驗證規格書為驗證人員根據需求規格書中的時鐘和復位需求完成的，根據驗證規格書生成通用驗證環境；檢驗人員根據待測電路和電路規格書填寫綁定輸入文件模板，得到綁定輸入文件；根據綁定輸入文件生成綁定組件，綁定組件將待測電路的電路信息和基于電路規格書得到的驗證激勵配置到通用驗證環境的檢驗器中，得到完整驗證環境；檢驗器根據驗證激勵和完整驗證環境對待測電路進行測試。能夠更早的啟動電路測試工作，無需等待電路規格書的形成，縮短了電路測試的等待時間，提高電路測試效率。

技術領域

本發明實施例涉及芯片測試技術，尤其涉及一種大規模集成電路的測試方法及系統。

背景技術

隨著芯片技術的不斷發展，5G和人工智能等超大規模電路的時鐘和復位電路的規模變的越來越大，并且越來越復雜。在目前集成電路IC驗證中，所有驗證項目都依賴于時鐘和復位驗證結果。時鐘和復位電路正常，其他電路才能開始驗證。

目前，電路設計方完成初版電路后形成電路規格書，時鐘和復位電路的測試方式需要在形成電路規格書后，根據電路規格書進行設計。因此，從初版電路的完成到開始時鐘和復位電路的測試需要等待較長時間，導致芯片的其他部分的測試會隨之延后，導致電路測試啟動等待時間較長，電路測試效率低。

發明內容

本發明提供一種大規模集成電路的測試方法及系統，以實現提高電路測試效率，縮短電路測試的等待時間。

第一方面，本發明實施例提供了一種大規模集成電路的測試方法，包括：

檢驗人員根據需求規格書中的時鐘和復位需求完成驗證規格書，驗證規格書為檢驗人員根據需求規格書中的時鐘和復位需求完成的，根據驗證規格書生成通用驗證環境；

檢驗人員根據待測電路和電路規格書填寫綁定輸入文件模板，得到綁定輸入文件；

根據綁定輸入文件生成綁定組件，檢驗人員執行綁定組件，以便綁定組件將待測電路的電路信息和基于電路規格書得到的驗證激勵配置到通用驗證環境的檢驗器中，得到完整驗證環境；

檢驗器根據驗證激勵和完整驗證環境對待測電路進行測試。

第二方面，本發明實施例還提供了一種大規模集成電路的測試方法，包括：

在形成電路規格書之前，響應于檢驗人員的第一操作，根據驗證規格書生成通用驗證環境，驗證規格書為檢驗人員根據需求規格書中的時鐘和復位需求完成的；

在形成電路規格書之后，響應于檢驗人員的第二操作，獲取綁定輸入文件，根據綁定輸入文件生成綁定組件，

響應于檢驗人員的第三操作，執行綁定組件，以便綁定組件將待測電路的電路信息和基于電路規格書得到的驗證激勵配置到通用驗證環境的檢驗器中，得到完整驗證環境；

根據驗證激勵和完整驗證環境對待測電路進行測試。

第三方面，本發明實施例還提供了大規模集成電路的測試系統，包括，驗證激勵、待測電路、綁定組件、檢驗器以及參考時鐘，檢驗時，啟動所述參考時鐘，所述驗證激勵用于輸入至所述待測電路和所述綁定組件，綁定組件用于將驗證激勵和所述待測電路的電路信息綁定至所述檢驗器，并將待測電路輸出的電路信息轉發至所述檢驗器，所述檢驗器用于根據所述綁定組件發送的所述待測電路輸出的電路信息和驗證激勵進行驗證。

第四方面，本發明實施例還提供了一種電子設備，包括存儲器、處理器及存儲在存儲器上并可在處理器上運行的計算機程序，其特征在于，處理器執行程序時實現如本申請實施例所示的大規模集成電路的測試方法。

第五方面，本發明實施例還提供了一種包含計算機可執行指令的存儲介質，計算機可執行指令在由計算機處理器執行時用于執行如本申請實施例所示的大規模集成電路的測試方法。