[發明專利]一種芯片互連方法

有效

• 申請號: 202010740336.7
• 申請日: 2020-07-28
• 公開（公告）號: CN111863719B
• 公開（公告）日: 2022-07-19
• 發明（設計）人: 吳品忠;繆小勇
• 申請（專利權）人: 南通通富微電子有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 深圳市威世博知識產權代理事務所(普通合伙) 44280
• 代理人: 黎堅怡

本申請公開了一種芯片互連方法，屬于半導體技術領域。本申請公開的芯片互連方法將第一芯片的非功能面一側黏貼于第一封裝體的一側表面，使第一芯片與第一封裝體堆疊設置，并利用彎折的電連接件將從第一封裝體側面外露的部分第一電連接結構與第一芯片的部分焊盤電連接；進一步將封裝基板設置于堆疊方向上，并通過第二電連接結構與第一芯片的其余部分焊盤電連接。從而節約了橫向空間，減小了第一芯片與第一封裝體互連形成的器件的整體體積，提高半導體封裝器件的集成度和可靠性。

技術領域

本申請涉及半導體技術領域，特別是涉及一種芯片互連方法。

背景技術

隨著電子產品的更新換代，愈發要求電子產品的功能更多元化而體積更精小化，因此對于能夠實現不同功能的芯片的堆疊方式需要盡可能壓縮其堆疊后的體積。

現有技術中，在3D堆疊時，通常采用硅通孔技術(TSV，Through Silicon Via)在堆疊后的多個芯片上打一個貫穿的通孔，在通孔內填充導電材料以使多個芯片之間以及基板實現互連；或者，采用交錯層疊的方式，將多個芯片正面的焊盤露出，進而通過打線的方式使多個芯片之間以及封裝基板實現互連。

但是，硅通孔技術的對于工藝的精度要求極高，且會降低芯片的良品率，減小芯片的強度，而交錯層疊再打線的方式，芯片交錯層疊后所占的體積較大，并且打線連接存在不牢固的問題，因此需要一種新的芯片互連方法。

發明內容

本申請主要解決的技術問題是提供一種芯片互連方法，能夠減小多個芯片堆疊后所占用的空間，提高半導體封裝器件的集成度和可靠性。

為解決上述技術問題，本申請采用的一個技術方案是：

提供一種芯片互連方法，包括：將第一芯片的非功能面一側黏貼于第一封裝體的一側表面，所述第一封裝體包括主芯片和第一電連接結構，所述第一電連接結構與所述主芯片的功能面上的焊盤電連接，且所述第一電連接結構具有從所述第一封裝體的側面外露的部分，所述主芯片的非功能面與所述第一芯片的非功能面相對設置；利用彎折的電連接件將從所述第一封裝體的側面外露的所述第一電連接結構與所述第一芯片的功能面上的部分焊盤電連接；在所述第一芯片的功能面上形成第二電連接結構，并將所述第二電連接結構與封裝基板電連接，其中，所述第二電連接結構與所述第一芯片的其余部分焊盤電連接。

其中，所述電連接件為柔性的導電基帶，所述導電基帶的第一表面設置有外露的導電部，所述導電部與從所述第一封裝體的側面外露的所述第一電連接結構以及所述第一芯片的所述部分焊盤電連接。

其中，所述電連接件為L型硅橋，所述第一封裝體的側面和所述第一芯片的側面齊平；或者，所述第一封裝體的側面超出所述第一芯片的側面。

其中，所述利用彎折的電連接件將從所述第一封裝體的側面外露的所述第一電連接結構與所述第一芯片的功能面上的部分焊盤電連接的步驟包括：將所述電連接件一端通過導電膠與從所述第一封裝體的側面外露的所述第一電連接結構粘合，以及將所述電連接件的另一端通過所述導電膠與所述第一芯片的所述部分焊盤粘合；將所述電連接件的所述一端和所述另一端之間的區域通過非導電膠與所述第一封裝體和所述第一芯片壓緊貼合。

其中，所述在所述第一芯片的功能面上形成第二電連接結構的步驟包括：在所述第一芯片的功能面上形成圖案化的光阻涂層，所述光阻涂層對應于所述第一芯片的所述其余部分焊盤設置有第一通孔；在所述第一通孔內形成第一導電柱，所述第一導電柱與所述第一芯片的所述其余部分焊盤電連接，所述第二電連接結構包括所述第一導電柱；去除所述光阻涂層。

其中，所述將所述第二電連接結構與封裝基板電連接的步驟之后，還包括：在所述第一芯片和所述封裝基板之間形成底填膠，所述底填膠包裹所述第一導電柱和所述電連接件的與所述第一芯片的所述部分焊盤電連接的一端。