[發明專利]一種芯片互連方法

在審

• 申請號: 202010740324.4
• 申請日: 2020-07-28
• 公開（公告）號: CN111863718A
• 公開（公告）日: 2020-10-30
• 發明（設計）人: 李駿;戴穎
• 申請（專利權）人: 南通通富微電子有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L21/48;H01L21/56;H01L23/31;H01L23/367;H01L23/48;H01L25/16
• 代理公司: 深圳市威世博知識產權代理事務所(普通合伙) 44280
• 代理人: 黎堅怡

本申請公開了一種芯片互連方法，該方法包括：將多個第一封裝元件層疊設置在基板上，第一封裝元件包括至少一個主芯片和電連接結構，電連接結構與主芯片的功能面上的焊盤電連接且具有外露的位于第一封裝元件側面的部分；在層疊設置的多個第一封裝元件的側面設置彎折的電連接件，以使得多個第一封裝元件通過電連接件與基板電連接；其中，電連接件的包括第一連接部以及自第一連接部非平行延伸的第二連接部，第一連接部與多個第一封裝元件的側面的電連接結構電連接，第二連接部與基板電連接。通過上述方式，本申請能夠減小主芯片堆疊后所占用的空間并提高主芯片與基板連接的可靠性。

技術領域

本申請涉及半導體技術領域，特別是涉及一種芯片互連方法。

背景技術

隨著電子產品的更新換代，愈發要求電子產品的功能更多元化而體積更精小化，因此對于能夠實現不能功能的芯片的堆疊方式需要盡可能壓縮其堆疊后的體積。

現有技術中，在3D堆疊時，通常采用硅通孔技術(TSV，Through Silicon Via)在堆疊后的主芯片上打一個貫穿的通孔，在通孔內填充導電材料以使主芯片之間以及基板實現互連；或者，采用交錯層疊的方式，將主芯片正面的焊盤露出，進而通過打線的方式使主芯片之間以及基板實現互連。

但是，硅通孔技術的對于工藝的精度要求極高，且會降低主芯片的良品率，減小主芯片的強度，而交錯層疊再打線的方式，主芯片交錯層疊后所占的體積較大，并且打線連接存在不牢固的問題，因此需要一種新的芯片互連方法。

發明內容

本申請主要解決的技術問題是提供一種芯片互連方法，能夠減小主芯片堆疊后所占用的空間并提高主芯片與基板連接的可靠性。

為解決上述技術問題，本申請采用的一個技術方案是：提供一種芯片互連方法，該方法包括：將多個第一封裝元件層疊設置在基板上，所述第一封裝元件包括至少一個主芯片和電連接結構，所述電連接結構與所述主芯片的功能面上的焊盤電連接且具有外露的位于所述第一封裝元件側面的部分；在層疊設置的所述多個第一封裝元件的側面設置彎折的電連接件，以使得所述多個第一封裝元件通過所述電連接件與所述基板電連接；其中，所述電連接件的包括第一連接部以及自所述第一連接部非平行延伸的第二連接部，所述第一連接部與所述多個第一封裝元件的側面的所述電連接結構電連接，所述第二連接部與所述基板電連接。

其中，所述電連接件為柔性的導電基帶，所述導電基帶的第一表面設置有外露的導電部，所述導電部與所述基板和所述多個第一封裝元件的電連接結構電連接。

其中，所述在層疊設置的所述多個第一封裝元件的側面設置彎折的電連接件，包括：將所述導電基帶的一端與最遠離所述基板的所述第一封裝元件的上表面通過導電膠或非導電膠粘合；將所述導電基帶另一端與所述基板表面通過所述導電膠粘合；其中，所述導電基帶的所述另一端形成所述第二連接部；將所述導電基帶兩端之間的表面與層疊設置的所述多個第一封裝元件的側面通過所述導電膠壓緊粘合；其中，所述導電基帶的兩端之間的部分形成所述第一連接部。

其中，所述將所述導電基帶兩端之間的表面與層疊設置的所述多個第一封裝元件的側面通過所述導電膠壓緊粘合之后，包括：在所述導電基帶的所述另一端與所述基板表面之間形成底填膠。

其中，所述基板設置有所述多個第一封裝元件的表面平整。

其中，所述基板設置有所述多個第一封裝元件的表面設有凹槽，所述電連接件為L型硅橋。

其中，所述將多個第一封裝元件層疊設置在基板上，包括：將多個所述第一封裝元件層疊設置于與所述凹槽相鄰的所述基板的表面上，且所述多個第一封裝元件的側面與鄰近所述凹槽的側壁對齊；所述在層疊設置的所述多個第一封裝元件的側面設置彎折的電連接件包括：將所述L型硅橋的所述第一連接部與所述多個第一封裝元件的側面通過導電膠粘合；將所述L型硅橋的所述第二連接部與所述凹槽的底部之間固定。