[發(fā)明專利]提取電子器件氧化層中負電荷的方法

有效

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• 申請日: 2020-07-28
• 公開（公告）號: CN111856236B
• 公開（公告）日: 2022-07-12
• 發(fā)明（設計）人: 李興冀;楊劍群;呂鋼
• 申請（專利權）人: 哈爾濱工業(yè)大學
• 主分類號: G01R31/26
• 分類號: G01R31/26;G01N27/414
• 代理公司: 北京隆源天恒知識產權代理有限公司 11473
• 代理人: 胡天人

本發(fā)明提供了一種提取電子器件氧化層中負電荷的方法，包括以下步驟：S100、選擇N型半導體材料制備成襯底；S200、在襯底上制備P型外延層；S300、在外延層上形成N⁺源區(qū)、N⁺漏區(qū)和P⁺阱區(qū)；S400、在外延層上生長氧化層；S500、對氧化層進行刻蝕，漏出阱區(qū)和襯底，在未刻蝕部分制備電極，形成N⁺源極、N⁺漏極和柵極；S600、將源極和漏極接地，柵氧電場保持正偏置，阱區(qū)負偏置，襯底負偏置，檢測柵極處的空穴電流；S700、在偏置過程中，檢測平帶電壓變化，提取氧化物層俘獲負電荷的狀態(tài)。本發(fā)明基于MOS場效應管制備工藝，在N型半導體材料襯底上形成負電荷測試結構，并通過調置不同電極之間的電壓，快速檢測負電荷狀態(tài)，達到高效高靈敏度檢測氧化層中負電荷的目的。

技術領域

本發(fā)明涉及電子器件檢測技術領域，具體而言，涉及一種提取電子器件氧化層中負電荷的方法。

背景技術

半導體電子器件技術的成功，很大程度上依賴于其氧化層優(yōu)良的絕緣性能，及氧化層與半導體材料出色的界面性能。正因如此，氧化層與半導體材料界面處生成陷阱可能對電子器件產生許多不利影響，例如器件參數(shù)偏移、柵極漏電流增加及氧化層擊穿等。已識別出氧化層及其與半導體材料的界面具有三種類型的陷阱：界面態(tài)、電子陷阱和空穴陷阱，這些陷阱會俘獲電荷，從而影響電子器件的性能。氧化物層中的俘獲電荷會有不同的分布狀態(tài)，可以帶正電或負電，不同的電荷特征都會影響電子器件的性能演化。

電子器件中氧化層俘獲負電荷直接影響電子器件的質量與可靠性，但現(xiàn)有技術對于負電荷陷阱技術研究較少，因此如何提取電子器件氧化層中的負電荷狀態(tài)是目前亟待解決的問題。

發(fā)明內容

本發(fā)明解決的問題是如何提取電子器件氧化層中的負電荷狀態(tài)。

為解決上述問題，本發(fā)明提供一種提取電子器件氧化層中負電荷的方法，包括以下步驟：

S100、選擇N型半導體材料制備成襯底；

S200、在所述襯底上制備P型外延層；

S300、在所述外延層上形成N⁺源區(qū)、N⁺漏區(qū)和P⁺阱區(qū)；

S400、在所述外延層上生長氧化層；

S500、對所述氧化層進行刻蝕，漏出所述阱區(qū)和襯底，在未刻蝕部分制備電極，形成N⁺源極、N⁺漏極和柵極；

S600、將所述源極和漏極接地，柵氧電場保持正偏置，阱區(qū)負偏置，襯底負偏置，檢測柵極處的空穴電流；

S700、在偏置過程中，檢測平帶電壓變化，提取氧化物層俘獲負電荷的狀態(tài)。

可選地，所述步驟S600中，柵氧電場保持正偏置，強度為+0.1MV/cm至+8MV/cm。

可選地，所述步驟S600中，阱區(qū)負偏置，電壓為-1V至-10V，襯底負偏置，電壓為-1.2V至-11V，保持阱區(qū)與襯底的偏置電壓差大于等于0.2V。

可選地，所述步驟S100中，所述半導體材料的摻雜濃度大于1e18 cm^-3。

可選地，所述步驟S200中，所述外延層的摻雜濃度小于1e18 cm^-3。

可選地，所述步驟S300中，所述N⁺源區(qū)、N⁺漏區(qū)和P⁺阱區(qū)的摻雜濃度相等，且所述N⁺源區(qū)、N⁺漏區(qū)和P⁺阱區(qū)的摻雜濃度為所述外延層摻雜濃度的10倍以上。