[發明專利]面向實時處理的多核處理器的存儲裝置及數據處理方法

有效

• 申請號: 202010734550.1
• 申請日: 2020-07-27
• 公開（公告）號: CN112035394B
• 公開（公告）日: 2021-04-27
• 發明（設計）人: 張偉功;王晶;高嵐;朱曉燕
• 申請（專利權）人: 首都師范大學
• 主分類號: G06F15/173
• 分類號: G06F15/173;G06F12/0811
• 代理公司: 北京易捷勝知識產權代理事務所(普通合伙) 11613
• 代理人: 齊勝杰

本發明涉及一種面向實時處理的多核處理器的存儲裝置及數據處理方法，其存儲裝置包括：至少一個管道存儲器、N個第一處理單元以及系統總線；N個第一處理單元分別與系統總線連接；第一處理單元包括：第一處理器核和與第一處理器核連接的CACHE；第一處理單元通過CACHE與系統總線連接；第一處理器核與至少一個管道存儲器的端口連接；管道存儲器為雙端口存儲器；管道存儲器的兩個端口分別與兩個第一處理器核的數據端口連接。其數據處理方法包括：當第一處理器核需要向目的處理器核傳送數據時，則將數據寫入所述第一處理器核和目的處理器核之間的管道存儲器中，并由目的處理器從與第一處理器核和目的處理器核之間的管道存儲器中讀取所述數據。

技術領域

本發明涉及一種嵌入式處理器技術領域，尤其涉及一種面向實時處理的多核處理器的存儲裝置及數據處理方法。

背景技術

采用多核處理器提高處理器的性能是目前常用的一項技術。可以通過在一個芯片中集成多個相同的處理器核來提高處理器芯片的整體運算能力；也可以通過把不同結構的多個異構處理器核集成在一起，組成高性能處理器；還可以把多個通用處理器核、圖形處理器核、專用加速器集成在一起，形成面向領域應用的高性能計算核心。多核處理器通常會采用多級CACHE提高存儲器的訪問速度。單個處理器核通過專用有私有CACHE，連接到多個處理器核公用的共享CACHE上，再通過片內系統總線與存儲器、IO等進行連接。這種存儲訪問結構可以大大提高存儲器的整體訪問性能，但是對于單個處理器核，存儲器訪問時間的不確定性卻更加惡劣。同時，多核處理器內部采用AHB、AXI等互連總線或基于存儲轉發的NoC網絡進行存儲器控制器、處理器CACHE、IO、加速器等的互連，當采用NoC時，存儲訪問的延時不確定性會進一步增加。

然而，在通常的多核處理器中，由于采用共享存儲，多個處理器核通過各自的CACHE對主存儲器進行共享訪問，由于CACHE命中的不確定性、多核數據訪問的沖突等原因，會導致各個處理器核對數據訪問與指令代碼讀取的時間出現不確定性。當一段程序執行時，如果它的代碼已在CACHE中，執行時可直接從CACHE取得指令，執行時間最短，設為ET1；如果它的程序代碼不在CACHE中，將其裝入CACHE時未與其它處理器產生存儲器訪問沖突，這時的執行時間記為ET2，要大于ET1；如果它的程序代碼不在CACHE中，將其裝入CACHE時又與其它處理器產生存儲器訪問沖突，這時的執行時間記為ET3，要大于ET2。三種情況下，程序片段的執行時間由于CACHE的不命中及主存儲器的訪問沖突，可能會產生很大的差異，這在實時處理系統中會導致程序執行時間的不確定性，進而對實時性產生嚴重的不良影響。

目前的技術體系中，為了保證嵌入式處理器程序執行的時間確定性，可采取的方法包括：1)對于時間確定性要求較高的程序片段，在其執行過程中，關閉CACHE，從主存儲器中讀取程序代碼；2)將具有時間確定性要求的程序代碼片段，在執行之前先裝入到CACHE中。方法1)在多核處理器中不能克服存儲訪問沖突的影響，方法2)對編譯系統優化、操作系統調度及程序編制都提出了很高的要求。

在嵌入式系統中采用多核處理器需要面對的另一個問題是，如何在多個處理器核之間進行高效的數據傳遞，減少數據訪問沖突。目前，多核間數據通信可以通過專用寄存器或通過主存儲器進行數據交換。采用專用寄存器只能進行少量數據通信，要交換大量數據時，還需要通過主存儲器進行緩沖。通過系統總線上的共享存儲器進行數據交換時，存在著訪問時間不確定，讀寫速度慢等問題。

目前，現有的嵌入式系統的核心計算單元，通常采用圖8所示的體系結構，處理器核由運算部件、控制部件為主構成，采用多級流水線方式支持指令級并行處理；處理器核通過CACHE從主存儲器讀取指令，并進行數據讀寫；多個處理器核通過片內系統總線連接在一起，采用共享方式訪問存儲器、IO等資源；片內系統總線可以是共享式總線(如AHB)，也可以是交叉開關類總線(如AXI)，還可以是存儲轉發類網絡(如2D-Mesh結構NoC)。但是存在以下需要解決的問題：