[發明專利]面向實時處理的多核處理器的存儲裝置及數據處理方法

有效

• 申請號: 202010734550.1
• 申請日: 2020-07-27
• 公開（公告）號: CN112035394B
• 公開（公告）日: 2021-04-27
• 發明（設計）人: 張偉功;王晶;高嵐;朱曉燕
• 申請（專利權）人: 首都師范大學
• 主分類號: G06F15/173
• 分類號: G06F15/173;G06F12/0811
• 代理公司: 北京易捷勝知識產權代理事務所(普通合伙) 11613
• 代理人: 齊勝杰

1.一種數據處理方法，其特征在于，包括：

當第一處理器核需要向目的處理器核傳送數據時，則將所述數據寫入所述第一處理器核和目的處理器核之間的管道存儲器中，并由所述目的處理器從與所述第一處理器核和目的處理器核之間的管道存儲器中讀取所述數據；

所述目的處理器核為與所述第一處理器核通過管道存儲器連接的任一第一處理器核；

所述第一處理器核與至少一個管道存儲器的端口連接；所述管道存儲器為雙端口存儲器；所述管道存儲器的兩個端口分別與兩個第一處理器核的數據端口連接；

針對需要在第三處理器核上運行且具有運行時間確定性要求的程序代碼，將所述程序代碼存儲在與所述第三處理器核連接的TCM中，并當所述程序代碼需要被執行時，所述第三處理器核直接從TCM中讀取程序代碼；

所述第三處理器核為與TCM連接的處理器核；

所述具有運行時間確定性要求的程序代碼為在處理器核上的執行時間在不改變配置的情況下總是固定不變的，并且是可以預先計算執行時間的程序代碼；

針對第三處理器核需要訪問的具有訪問時間確定性要求的數據，將所述數據存儲在與所述第三處理器核連接的TCM中，并當所述數據需要訪問時，所述第三處理器核直接從TCM中對這些數據進行讀寫訪問；

所述具有訪問時間確定性要求的數據為在處理器核上讀和/或寫訪問的時間在不改變配置的情況下總是固定不變的，并且是可以預先計算讀和/或寫訪問時間的數據。

2.一種面向實時處理的多核處理器的存儲裝置，其特征在于，所述存儲裝置用于執行包括權利要求1所述的數據處理方法，包括：

至少一個管道存儲器、N個第一處理單元以及系統總線；其中，N大于或等于2；

所述N個第一處理單元分別與所述系統總線連接；

所述第一處理單元包括：第一處理器核和與所述第一處理器核連接的CACHE；所述第一處理單元通過CACHE與所述系統總線連接；

所述第一處理器核與至少一個管道存儲器的端口連接；

所述管道存儲器為雙端口存儲器；

所述管道存儲器的兩個端口分別與兩個第一處理器核的數據端口連接；

所述第一處理單元還包括：TCM；

所述TCM與所述第一處理單元中的第一處理器核連接。

3.根據權利要求2所述的存儲裝置，其特征在于，所述存儲裝置還包括：第二處理單元；

所述第二處理單元包括：第二處理器核和分別與所述第二處理器核連接的TCM和CACHE；

所述第二處理單元通過CACHE與所述系統總線連接；

所述第二處理器核沒有與任何管道存儲器的端口連接。

4.根據權利要求2所述的存儲裝置，其特征在于，所述存儲裝置還包括：第三處理單元；

所述第三處理單元包括：第二處理器核和與所述第二處理器核連接的CACHE；

所述第三處理單元通過CACHE與所述系統總線連接。

5.根據權利要求3所述的存儲裝置，其特征在于，所述存儲裝置還包括：第三處理單元；

所述第三處理單元包括：第二處理器核和與所述第二處理器核連接的CACHE；

所述第三處理單元通過CACHE與所述系統總線連接。

6.根據權利要求2所述的存儲裝置，其特征在于，所述N個第一處理單元中的任意兩個第一處理單元通過管道存儲器相互連接；

其中，N小于等于16。

7.根據權利要求3-5任一所述的存儲裝置，其特征在于，

所述第一處理器核和第二處理器核的結構均相同；

所述第一處理器核和第二處理器核對系統總線具有相同的訪問方式，且具有相同的優先權與地址映射。

8.根據權利要求2-5任一所述的存儲裝置，其特征在于，

所述TCM包括：程序TCM和數據TCM；

所述程序TCM用于存儲程序代碼或配置參數或數據；

所述數據TCM只用于存儲數據。