[發(fā)明專利]基于多數(shù)表決的比較器失調(diào)校準(zhǔn)裝置和校準(zhǔn)方法

有效

• 申請?zhí)枺?/td>: 202010733505.4
• 申請日: 2020-07-28
• 公開（公告）號: CN111628775B
• 公開（公告）日: 2020-11-24
• 發(fā)明（設(shè)計(jì)）人: 陳超;孫杰;王成華;劉偉強(qiáng)
• 申請（專利權(quán)）人: 南京航空航天大學(xué)
• 主分類號: H03M1/38
• 分類號: H03M1/38
• 代理公司: 南京鐘山專利代理有限公司 32252
• 代理人: 陳月菊

1.一種基于多數(shù)表決的比較器失調(diào)校準(zhǔn)裝置，其特征在于，所述比較器失調(diào)校準(zhǔn)裝置包括輸入信號檢測模塊、時鐘分頻模塊、多數(shù)表決電路、移位計(jì)數(shù)電路和電阻串模數(shù)轉(zhuǎn)換模塊；

所述多數(shù)表決電路包括依次連接的5選3多數(shù)表決電路、寄存器和由一串反相器構(gòu)成的延時路徑；所述移位計(jì)數(shù)電路包括相互連接的低電平復(fù)位D觸發(fā)器和移位計(jì)數(shù)器；

所述信號檢測模塊的輸出端連接至5選3多數(shù)表決電路的時鐘端，信號檢測模塊用于判斷兩個輸入信號DATA和DATA_REF是否相同，產(chǎn)生的判決結(jié)果作為多數(shù)表決電路的時鐘信號clk，輸入信號DATA_REF同時作為低電平復(fù)位D觸發(fā)器的輸入信號；所述時鐘分頻模塊用于產(chǎn)生占空比為1/6的時鐘信號clk_en，作為多數(shù)表決電路選用表決次數(shù)的依據(jù)，連接至5選3多數(shù)表決電路的復(fù)位端；

所述5選3多數(shù)表決電路在前五個時鐘周期下檢測多數(shù)表決電路的時鐘信號的電位，當(dāng)該時鐘信號出現(xiàn)3次以上高電平時將5選3多數(shù)表決電路的輸入端高電平傳遞到寄存器輸入端，寄存器輸出clk_cal信號，作為低電平復(fù)位D觸發(fā)器的時鐘信號；同時clk_cal信號經(jīng)一組反相器延遲后得到clk_dsr信號，作為移位計(jì)數(shù)器的時鐘信號，控制移位計(jì)數(shù)器的輸出碼左移或者右移；

所述移位計(jì)數(shù)器的輸出碼控制電阻串模數(shù)轉(zhuǎn)換模塊，以此將兩個輸出端電壓分別減少和增加一個步長。

2.根據(jù)權(quán)利要求1所述的基于多數(shù)表決的比較器失調(diào)校準(zhǔn)裝置，其特征在于，所述5選3多數(shù)表決電路包括三個D觸發(fā)器，分別被定義成第一觸發(fā)器、第二觸發(fā)器和第三觸發(fā)器，第一觸發(fā)器的輸出與第二觸發(fā)器的輸入相連，第二觸發(fā)器的輸出與第三觸發(fā)器的輸入相連，第三觸發(fā)器的輸出與寄存器的輸入相連，第一觸發(fā)器的輸入接高電平，三個觸發(fā)器的時鐘信號與使能信號分別接相同輸入；

在前五個時鐘周期下檢測多數(shù)表決電路的時鐘信號的電位，當(dāng)該時鐘信號出現(xiàn)3次及以上高電平時將第一觸發(fā)器的輸入端高電平傳遞到寄存器輸入端。

3.根據(jù)權(quán)利要求1所述的基于多數(shù)表決的比較器失調(diào)校準(zhǔn)裝置，其特征在于，所述信號檢測模塊包括依次連接的二輸入異或門和一組反相器；

所述兩個輸入信號DATA和DATA_REF作為二輸入異或門的輸入信號，由二輸入異或門對兩者進(jìn)行判斷，當(dāng)輸入信號DATA和DATA_REF相同時，二輸入異或門的輸出信號為低電平，當(dāng)輸入信號DATA和DATA_REF不相同時，二輸入異或門的輸出信號為高電平；

所述二輸入異或門的輸出信號經(jīng)一組反相器延遲后得到5選3多數(shù)表決電路的時鐘信號clk信號。

4.根據(jù)權(quán)利要求1所述的基于多數(shù)表決的比較器失調(diào)校準(zhǔn)裝置，其特征在于，所述時鐘分頻模塊包括三個D觸發(fā)器、一個三輸入或門和一個反相器；

所述三個D觸發(fā)器依次首位相連，用于對輸入的全局時鐘信號CLK進(jìn)行6分頻，分別得到三個輸出信號Q1、Q2和Q3；

所述三個輸出信號Q1、Q2和Q3作為三輸入或門的輸入信號，經(jīng)三輸入或門處理后輸出占空比5/6的時鐘信號；所述三輸入或門的輸出端與反相器的輸入端相連，三輸入或門的輸出信號經(jīng)反相器反相后輸出占空比1/6的clk_en信號，作為多數(shù)表決電路的復(fù)位信號。

5.根據(jù)權(quán)利要求4所述的基于多數(shù)表決的比較器失調(diào)校準(zhǔn)裝置，其特征在于，所述時鐘分頻模塊所包含的三個D觸發(fā)器分別為定義成第四觸發(fā)器、第五觸發(fā)器和第六觸發(fā)器；

所述第四觸發(fā)器的輸出端與第五觸發(fā)器的輸入端連接，同時輸出信號Q1；第五觸發(fā)器的輸出端連接至第六觸發(fā)器的輸入端，同時輸出信號Q2；第六觸發(fā)器的輸出端練級至第四觸發(fā)器的輸入端，同時輸出信號Q3。

6.根據(jù)權(quán)利要求1所述的基于多數(shù)表決的比較器失調(diào)校準(zhǔn)裝置，其特征在于，所述移位計(jì)數(shù)器包括三十二個數(shù)據(jù)選擇器以及三十一個低電平復(fù)位和一個低電平置1的D觸發(fā)器，前十五個觸發(fā)器為低電平復(fù)位，第十六個觸發(fā)器為低電平置1，后十六個觸發(fā)器為低電平復(fù)位，三十二個數(shù)據(jù)選擇器均為2選1數(shù)據(jù)選擇器，第一個2選1數(shù)據(jù)選擇器的一個輸入端輸入低電平，另一個輸入端連接第二個D觸發(fā)器的輸出，每一個2選1選擇器的輸出均與對應(yīng)的一個D觸發(fā)器輸入相連，D觸發(fā)器的輸出除了連接處于前兩位的2選1選擇器輸入，還與對應(yīng)位的2選1選擇器輸入相連。