[發明專利]基于多數表決的比較器失調校準裝置和校準方法

有效

• 申請號: 202010733505.4
• 申請日: 2020-07-28
• 公開（公告）號: CN111628775B
• 公開（公告）日: 2020-11-24
• 發明（設計）人: 陳超;孫杰;王成華;劉偉強
• 申請（專利權）人: 南京航空航天大學
• 主分類號: H03M1/38
• 分類號: H03M1/38
• 代理公司: 南京鐘山專利代理有限公司 32252
• 代理人: 陳月菊

本發明公開了一種基于多數表決的比較器失調校準裝置，包括輸入信號檢測模塊、時鐘分頻模塊、多數表決電路、移位計數電路和電阻串模數轉換模塊；利用二輸入異或門來檢測兩個輸入信號是否相同，并據此作為多數表決電路的時鐘信號；通過表決得到的結果產生控制信號，控制移位計數器的輸出碼左移或者右移；移位計數器的輸出碼控制電阻串模數轉換電路，以此分別將VCALP和VCALN分別減少和增加一個步長。本發明能夠通過采用5選3多數表決電路可以有效減少失調校準時由于噪聲引起的校準誤差，從而大大提高校準的準確性。

技術領域

本發明涉及逐次逼近型模數轉換器技術領域，具體而言涉及一種基于多數表決的比較器失調校準裝置和校準方法。

背景技術

逐次逼近型模數轉換器（SAR ADC）是目前應用極為廣泛的一種模數轉換器，它具有低功耗結構簡單的優點，在工藝尺寸不斷縮小的情況下展現出越來越明顯地優勢，適用于各種移動設備和低功耗需求的通信設備。

對于某些需要使用多個比較器工作來對輸入信號進行量化的SAR ADC，不同的比較器之間的失調是引起輸出結果出現非線性誤差的決定因素之一，因此針對比較器失調的校準是必須的。通過引入與比較器輸入管、尾電流管相并聯的校準管以提供額外的電流支路進行失調補償是一種較為流行的校準方法。開始校準前，比較器的輸入校準對管短接到共模電平；在校準時，根據每一次的量化結果判斷失調是否存在，并依此控制校準對管的柵極電壓進行電壓補償。基于引入校準管進行失調補償是一種常見的失調電壓校準方法，具有容易實現且硬件開銷小的優點。但是由于實際電路中，除了比較器間的失調失配之外還存在噪聲的影響，我們無法判斷比較器的量化結果誤差具體有多少是由失調帶來的，即使在沒有任何失調的情況下，這樣的失調校準電路也可能因為噪聲的影響產生錯誤的失調校準，限制了該電路校準的準確性。從目前的研究來看，噪聲對于比較器失調校準的影響依然是該研究領域急需解決的問題。

發明內容

本發明針對現有技術中的不足，提供一種基于多數表決的比較器失調校準裝置和校準方法，能夠有效地減少噪聲對于比較器失調校準帶來的影響。

為實現上述目的，本發明采用以下技術方案：

一種基于多數表決的比較器失調校準裝置，所述比較器失調校準裝置包括輸入信號檢測模塊、時鐘分頻模塊、多數表決電路、移位計數電路和電阻串模數轉換模塊；

所述多數表決電路包括依次連接的5選3多數表決電路、寄存器和由一串反相器構成的延時路徑；所述移位計數電路包括相互連接的低電平復位D觸發器和移位計數器；

所述信號檢測模塊的輸出端連接至5選3多數表決電路的時鐘端，信號檢測模塊用于判斷兩個輸入信號DATA和DATA_REF是否相同，產生的判決結果作為多數表決電路的時鐘信號clk，輸入信號DATA_REF同時作為低電平復位D觸發器的輸入信號；所述時鐘分頻模塊用于產生占空比為1/6的時鐘信號clk_en，作為多數表決電路選用表決次數的依據，連接至5選3多數表決電路的復位端；

所述5選3多數表決電路在前五個時鐘周期下檢測多數表決電路的時鐘信號的電位，當該時鐘信號出現3次及以上高電平時將5選3多數表決電路的輸入端高電平傳遞到寄存器輸入端，寄存器輸出clk_cal信號，作為低電平復位D觸發器的時鐘信號；同時clk_cal信號經一組反相器延遲后得到clk_dsr信號，作為移位計數器的時鐘信號，控制移位計數器的輸出碼左移或者右移；

所述移位計數器的輸出碼控制電阻串模數轉換模塊，以此將兩個輸出端電壓分別減少和增加一個步長。

為優化上述技術方案，采取的具體措施還包括：

進一步地，所述5選3多數表決電路包括三個D觸發器，分別被定義成第一觸發器、第二觸發器和第三觸發器，第一觸發器的輸出與第二觸發器的輸入相連，第二觸發器的輸出與第三觸發器的輸入相連，第三觸發器的輸出與寄存器的輸入相連，第一觸發器的輸入接高電平，三個觸發器的時鐘信號與使能信號分別接相同輸入；