[發明專利]一種抑制金屬柵極高度不對稱的工藝方法

在審

• 申請號: 202010729785.1
• 申請日: 2020-07-27
• 公開（公告）號: CN111785621A
• 公開（公告）日: 2020-10-16
• 發明（設計）人: 陳鷺;鄧建寧;何亮亮
• 申請（專利權）人: 上海華力集成電路制造有限公司
• 主分類號: H01L21/28
• 分類號: H01L21/28;H01L21/02;H01L21/8238
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 戴廣志

本發明提供一種抑制金屬柵極高度不對稱的工藝方法，提供由STI區隔離的NMOS區域和PMOS區域的半導體結構；在半導體結構上依次形成層間介質層、HfO2層、摻雜有鎂離子的第一TiN層；去除PMOS區域上方的第一TiN層，露出PMOS區域上方的HfO2層表面，沉積摻雜有鋁離子的第二TiN層；對第一、第二TiN層退火處理，使第一TiN層中的鎂離子擴散進入位于NMOS區域上方的HfO2層中，第二TiN層中的鋁離子擴散進入位于PMOS區域上方的HfO2層中；去除第一、第二TiN層，使位于NMOS區域上方摻雜了鎂離子的HfO2層與位于PMOS區域上方摻雜了鋁離子的HfO2層的高度一致。本發明的方法使得N/PMOS金屬柵高度的不對稱性可得到大大改善。可與傳統CMOS工藝及DRAM工藝兼容，且可精準調控金屬柵極功函數，從而增加CMOS的工藝窗口。

技術領域

本發明涉及半導體技術領域，特別是涉及一種抑制金屬柵極高度不對稱的工藝方法。

背景技術

隨著半導體電路不斷倍縮，DRAM外圍電路晶體管已經逐漸從多晶硅/SiO2結構逐漸向High-k metal gate轉變。特別是目前物聯網迅猛發展，低功耗移動器件的需求越來越廣泛，器件漏電的要求也不斷增加。儲存單元外圍電路晶體管對柵極漏電及結漏電的要求通常要高于邏輯區域，從而達到更好的關態電流控制。因此，擁有更好性能更低功耗的高K金屬柵(high-k metal gate)工藝成為了DRAM外圍電路的最佳選擇。High-k metal gate工藝中一個極其重要的問題就是如何實現N/PMOS金屬柵功函數的精準控制及金屬-HfO2-硅界面的完美控制。一些解決方案是在HfO2及表面層中加入一層功函數控制層，但后續的高溫退火步驟會導致功函數漂移，而且N/PMOS柵極高度不同，對后續工藝步驟帶來困難。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種抑制金屬柵極高度不對稱的工藝方法，用于解決現有技術中高溫退火導致功函數漂移以及NMOS和PMOS的柵極高度不同導致后續工藝流程困難的問題。

為實現上述目的及其他相關目的，本發明提供一種抑制金屬柵極高度不對稱的工藝方法，至少包括：

步驟一、提供一半導體結構，該半導體結構包含位于所述襯底上由STI區隔離的NMOS區域和PMOS區域；

步驟二、在所述半導體結構上形成一層間介質層；

步驟三、在所述層間介質層上形成HfO2層；

步驟四、在所述HfO2層上沉積一層摻雜有鎂離子的第一TiN層；

步驟五、去除所述PMOS區域上方的第一TiN層，露出所述PMOS區域上方的所述HfO2層表面，同時保留所述NMOS區域上方的所述第一TiN層；

步驟六、在所述NMOS區域上方的所述第一TiN層上與所述PMOS區域上方的所述HfO2層表面同步沉積一層摻雜有鋁離子的第二TiN層；

步驟七、對所述第一、第二TiN層進行退火處理，使得所述第一TiN層中的鎂離子擴散進入位于所述NMOS區域上方的所述HfO2層中，所述第二TiN層中的鋁離子擴散進入位于所述PMOS區域上方的所述HfO2層中；

步驟八、去除所述第一、第二TiN層，使位于所述NMOS區域上方摻雜了鎂離子的所述HfO2層與位于所述PMOS區域上方摻雜了鋁離子的所述HfO2層的高度一致；

步驟九、在摻雜后的HfO2層上沉積第三TiN層。

優選地，步驟四中在所述HfO2層上沉積一層摻雜有鎂離子的第一TiN層的方法包括：(1)在所述HfO2層上沉積一層TiN層；(2)對該TiN層進行鎂離子摻雜，形成所述第一TiN層。

優選地，步驟四中沉積的所述第一TiN層的厚度為5～20nm。