[發明專利]時間相關電介質擊穿測試結構及其測試方法

有效

• 申請號: 202010714686.6
• 申請日: 2018-11-06
• 公開（公告）號: CN111812472B
• 公開（公告）日: 2021-07-30
• 發明（設計）人: 楊盛瑋;韓坤
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: G01R31/12
• 分類號: G01R31/12;G01R31/14;H01L21/66
• 代理公司: 北京永新同創知識產權代理有限公司 11376
• 代理人: 林錦輝;劉景峰

一種時間相關電介質擊穿測試結構包括在恒定電壓和地之間并聯連接的多個測試單元。所述多個測試單元中的每一個包括連接至所述恒定電壓的電介質測試樣本；以及連接于所述電介質測試樣本和地之間的電流限制單元，所述電流限制單元用于在所述恒定電壓擊穿所述電介質測試樣本之后限制擊穿電流在所述電介質測試樣本上流動。

本申請是申請日為2018年11月6日，名稱為“時間相關電介質擊穿測試結構及其測試方法”，申請號為201880002396.X的發明專利申請的分案申請。

技術領域

本發明涉及時間相關電介質擊穿測試結構及其測試方法，更具體而言涉及具有電流限制單元的時間相關電介質擊穿測試結構及其測試方法。

背景技術

在集成電路制造當中，可靠性評估是工藝開發的重要部分。TDDB(時間相關電介質擊穿)測試是一種重要的用于評估電介質材料(例如，半導體晶體管的柵極氧化物)的可靠性的方法。然而，TDDB測試要耗費長時間進行逐一測試。一般而言，為了確保測試結果具有某種統計學意義，TDDB測試條件要求最小的樣本規模，例如，至少15個測試樣本。對于一些存在較大變化的工藝而言，可能要擴大所需樣本規模，以確保測試結果的置信度。然而，提高樣本規模將顯著增大測試周期。

因此，希望提供有效地縮短測試時間的TDDB測試結構及其方法。

發明內容

因此，本發明的目標在于提供一種時間相關電介質擊穿測試結構及其測試方法，用于在多個電介質測試樣本中執行批量測試，以節約測試時間。

為了實現上述技術目標，根據本發明，提供了一種TDDB測試結構，其包括在恒定電壓和地之間并聯連接的多個測試單元。所述多個測試單元中的每一個包括連接至所述恒定電壓的電介質測試樣本；以及連接在所述電介質測試樣本和地之間的電流限制單元，所述電流限制單元用于在所述電介質測試樣本的擊穿之后限制擊穿電流在所述電介質測試樣本上流動。

優選地，在所述恒定電壓為正時，所述多個測試單元為多個N型測試單元，并且所述電流限制單元包括至少一個DEPFET(耗盡場效應)晶體管以及連接在所述至少一個DEPFET晶體管的源極和地之間的電阻器，所述至少一個DEPFET(耗盡場效應)晶體管包括連接至所述電介質測試樣本的漏極、連接至地的柵極、連接至地的基極、源極；其中，由擊穿電流導致的所述電阻器上的電壓大于所述至少一個DEPFET晶體管的總閾值電壓的絕對值。

優選地，在所述恒定電壓為負時，所述多個測試單元為多個P型測試單元，并且所述電流限制單元包括連接至所述電介質測試樣本的電阻器；以及至少一個DEPFET晶體管，所述至少一個DEPFET晶體管包括連接至地的漏極、連接至所述電阻器的源極、連接至所述電介質測試樣本的柵極和連接至所述電介質測試樣本的基極；其中，由擊穿電流導致的所述電阻器上的電壓大于所述至少一個DEPFET晶體管的總閾值電壓的絕對值。

為了實現上述技術目標，根據本發明，提供了一種TDDB測試方法，其包括將多個測試單元并聯連接在恒定電壓和地之間；以及測量所述恒定電壓和地之間的電流-時間曲線，以讀取對應于所述多個測試單元的多個擊穿時間。

優選地，所述多個測試單元包括多個電介質測試樣本，并且所述方法進一步包括在所述恒定電壓已經擊穿所述多個電介質測試樣本中的一個電介質測試樣本之后，限制擊穿電流在所述多個電介質測試樣本中的所述一個電介質測試樣本上流動。

優選地，所述多個測試單元中的每一個包括至少一個具有負閾值電壓的DEPFET(耗盡場效應)晶體管，并且所述至少一個DEPFET晶體管在所述恒定電壓已經擊穿所述多個電介質測試樣本中的一個電介質測試樣本之后截止，以限制所述擊穿電流在所述多個電介質測試樣本中的所述一個電介質測試樣本上流動。所述DEPFET在電介質測試樣本的擊穿之前是導通的。

對于本領域技術人員而言，在閱讀了下文對通過各幅附圖例示的優選實施例的詳細描述之后，本發明的這些和其他目標無疑將變得顯而易見。

附圖說明