[發明專利]一種基于SRAM實現存內運算的電路結構

有效

• 申請號: 202010710323.5
• 申請日: 2020-07-22
• 公開（公告）號: CN111863071B
• 公開（公告）日: 2022-12-06
• 發明（設計）人: 王豪州;趙信;黃金明;方華;張立
• 申請（專利權）人: 上海高性能集成電路設計中心
• 主分類號: G11C11/417
• 分類號: G11C11/417
• 代理公司: 上海泰能知識產權代理事務所(普通合伙) 31233
• 代理人: 錢文斌

1.一種基于SRAM實現存內運算的電路結構，包括雙譯碼電路、存儲陣列電路、單端敏感放大器電路和邏輯運算電路，其特征在于，所述雙譯碼電路輸出端通過或門與存儲陣列電路相連，所述存儲陣列電路的位線實現線與操作，位線非實現或非操作后分別通過所述單端敏感放大器電路處理后送入所述邏輯運算電路；所述邏輯運算電路為半加器邏輯電路，所述半加器邏輯電路將經過所述單端敏感放大器電路處理的位線與位線非作為第一輸入，并通過或非操作得到兩個存儲的數據累加和的結果，將經過所述單端敏感放大器電路處理的位線作為第二輸入，并通過輸出緩沖器產生進位信號；所述存儲陣列電路在存儲數據的模式下時，所述雙譯碼電路中的一個譯碼器進行工作，所述存儲陣列電路在運算模式下時，所述雙譯碼電路中的兩個譯碼器同時進行工作；所述單端敏感放大器電路分別對所述存儲陣列電路的位線和位線非進行讀取操作，當讀取的電平高于參考電壓時輸出高地平，當讀取的電壓低于參考電壓時輸出低電平；所述單端敏感放大器電路通過四個PMOS管作為讀選通通路分別對位線、位線非和兩個參考電壓進行讀選通，通過四個去耦管分別消除位線、位線非和兩個參考電壓上的耦合電容；所述單端敏感放大器電路通過兩個預充管分別預充位線和位線非以及復位敏感放大器，還通過一個預充平衡管，在預充時平衡位線和位線非的電壓；所述雙譯碼電路包括兩組相同結構的譯碼器，所述譯碼器輸出的數據與該譯碼器的使能信號與操作后輸出至或門。

2.根據權利要求1所述的基于SRAM實現存內運算的電路結構，其特征在于，所述邏輯運算電路為多位加法器邏輯電路，所述多位加法器邏輯電路當低位完成基于位線端相應的邏輯運算即向高位進位。