[發明專利]一種基于SRAM實現存內運算的電路結構

有效

• 申請號: 202010710323.5
• 申請日: 2020-07-22
• 公開（公告）號: CN111863071B
• 公開（公告）日: 2022-12-06
• 發明（設計）人: 王豪州;趙信;黃金明;方華;張立
• 申請（專利權）人: 上海高性能集成電路設計中心
• 主分類號: G11C11/417
• 分類號: G11C11/417
• 代理公司: 上海泰能知識產權代理事務所(普通合伙) 31233
• 代理人: 錢文斌

本發明涉及一種基于SRAM實現存內運算的電路結構，包括雙譯碼電路、存儲陣列電路、單端敏感放大器電路和邏輯運算電路，所述雙譯碼電路輸出端通過或門與存儲陣列電路相連，所述存儲陣列電路的位線實現線與操作，位線非實現或非操作后分別通過所述單端敏感放大器電路處理后送入所述邏輯運算電路；所述存儲陣列在存儲數據的模式下時，所述雙譯碼電路中的一個譯碼器進行工作，所述存儲陣列在運算模式下時，所述雙譯碼電路中的兩個譯碼器同時進行工作。本發明避免了因CPU頻繁訪問內存導致功耗上升的問題。

技術領域

本發明涉及集成電路設計技術領域，特別是涉及一種基于SRAM實現存內運算的電路結構。

背景技術

傳統馮·諾依曼架構的計算機是將CPU和存儲器分開實現的，CPU頻繁的訪問存儲器造成數據在訪存中功耗不斷增大。

發明內容

本發明提供一種基于SRAM實現存內運算的電路結構，避免了因CPU頻繁訪問內存導致功耗上升的問題。

本發明解決其技術問題所采用的技術方案是：提供一種基于SRAM實現存內運算的電路結構，包括雙譯碼電路、存儲陣列電路、單端敏感放大器電路和邏輯運算電路，所述雙譯碼電路輸出端通過或門與存儲陣列電路相連，所述存儲陣列電路的位線實現線與操作，位線非實現或非操作后分別通過所述單端敏感放大器電路處理后送入所述邏輯運算電路；所述存儲陣列在存儲數據的模式下時，所述雙譯碼電路中的一個譯碼器進行工作，所述存儲陣列在運算模式下時，所述雙譯碼電路中的兩個譯碼器同時進行工作。

所述單端敏感放大器電路分別對所述存儲陣列電路的位線和位線非進行讀取操作，當讀取的電平高于參考電壓時輸出高地平，當讀取的電壓低于參考電壓時輸出低電平。

所述單端敏感放大器電路通過四個PMOS管作為讀選通通路分別對位線、位線非和兩個參考電壓進行讀選通，通過四個去耦管分別位線、位線非和兩個參考電壓上的耦合電容；所述單端敏感放大器電路通過兩個預充管分別預充位線和位線非以及復位敏感放大器，還通過一個預充平衡管，在預充時平衡位線和位線非的電壓。

所述雙譯碼電路包括兩組相同結構的譯碼器，所述譯碼器輸出的數據與該譯碼器的使能信號與操作后輸出值所述或門。

所述邏輯運算電路為半加器邏輯電路，所述半加器邏輯電路將經過所述單端敏感放大器電路處理的位線與位線非進行或非操作得到兩個存儲的數據累加和的結果，將經過所述單端敏感放大器電路處理的位線輸出緩沖器產生進位信號。

所述邏輯運算電路為多位加法器邏輯電路，所述多位加法器邏輯電路當低位完成基于位線端相應的邏輯運算即向高位進位。

有益效果

由于采用了上述的技術方案，本發明與現有技術相比，具有以下的優點和積極效果：本發明在位線端加入相關的組合邏輯電路實現邏輯運算，無需CPU頻繁訪問內存讀取數據，直接在存儲器內部實現數據的存儲和運算，避免了因CPU頻繁訪問內存導致功耗上升的問題。

附圖說明

圖1是本發明實施方式的結構示意圖；

圖2是本發明實施方式中單端敏感放大器電路的結構示意圖；

圖3是本發明實施方式中雙譯碼電路的結構示意圖；

圖4是本發明實施方式中半加器邏輯電路的結構示意圖；

圖5是本發明實施方式中多位加法器邏輯電路的結構示意圖。

具體實施方式

下面結合具體實施例，進一步闡述本發明。應理解，這些實施例僅用于說明本發明而不用于限制本發明的范圍。此外應理解，在閱讀了本發明講授的內容之后，本領域技術人員可以對本發明作各種改動或修改，這些等價形式同樣落于本申請所附權利要求書所限定的范圍。