[發(fā)明專利]一種磁盤控制器

在審

• 申請?zhí)枺?/td>: 202010698223.5
• 申請日: 2020-07-20
• 公開（公告）號: CN112083878A
• 公開（公告）日: 2020-12-15
• 發(fā)明（設(shè)計）人: 張杰
• 申請（專利權(quán)）人: 上海步沫自動化設(shè)備有限公司
• 主分類號: G06F3/06
• 分類號: G06F3/06;G06F11/22
• 代理公司: 暫無信息
• 代理人: 暫無信息

本發(fā)明公開了一種磁盤控制器，包括第一主板、第二主板和第三主板，所述第一主板包括命令解析模塊、UDMA模式選擇模塊、雙時鐘發(fā)生器、時鐘切換模塊；所述第二主板包括CPU、主控接口控制器、閃存控制器和緩存模塊；所述第三主板包括SRAM控制器、數(shù)據(jù)緩沖區(qū)、寄存器控制器、配置和狀態(tài)寄存器、子通道控制器、ECC硬件糾錯邏輯、檢驗?zāi)K、帶外數(shù)據(jù)處理模塊、NAND閃存接口。本發(fā)明通過設(shè)置第一主板、第二主板和第三主板，通過第一主板、第二主板和第三主板之間的分工合作，有效的增加了磁盤控制器的讀寫效率，并且通過第一主板、第二主板和第三主板的設(shè)置，降低了每一個主板的工作量，從而降低了每一個主板的工作損耗，進(jìn)一步增加了磁盤控制器的使用壽命。

技術(shù)領(lǐng)域

本發(fā)明屬于自動化控制技術(shù)領(lǐng)域，具體涉及一種磁盤控制器。

背景技術(shù)

磁盤是計算機(jī)系統(tǒng)外圍的主要儲存設(shè)備，目前對磁盤數(shù)據(jù)進(jìn)行讀寫控制必須依賴計算機(jī)系統(tǒng)標(biāo)準(zhǔn)的外圍接口與計算機(jī)操作系統(tǒng)。計算機(jī)是通過與其總線連接的標(biāo)準(zhǔn)外圍電路接口與磁盤進(jìn)行通信的，設(shè)計者編寫計算機(jī)可以執(zhí)行的軟件驅(qū)動程序?qū)Υ疟P進(jìn)行配置，然后計算機(jī)通過運行驅(qū)動程序組織磁盤數(shù)據(jù)的存儲和讀取，然而市面上各種的磁盤控制器仍存在各種各樣的問題。

如授權(quán)公告號為CN103853498A所公開的磁盤陣列控制器，其雖然實現(xiàn)了使用靈活方便，安全可靠性高，但是并未解決現(xiàn)有的磁盤控制器還存在的問題：磁盤控制器的讀寫效率較低，且磁盤控制器的抗干擾能力較差，影響磁盤控制器的使用壽命，為此我們提出一種磁盤控制器。

發(fā)明內(nèi)容

本發(fā)明的目的在于提供一種磁盤控制器，以解決上述背景技術(shù)中提出的問題。

為實現(xiàn)上述目的，本發(fā)明提供如下技術(shù)方案：一種磁盤控制器，包括第一主板、第二主板和第三主板，其特征在于：所述第一主板包括命令解析模塊、UDMA模式選擇模塊、雙時鐘發(fā)生器、時鐘切換模塊，所述命令解析模塊用于接收檢測命令，所述UDMA模式選擇模塊用于設(shè)置相應(yīng)的時鐘模式，送到時鐘切換模塊，所述雙時鐘發(fā)生器，用于同時發(fā)出100M和133M頻率的兩種時鐘信號，送到所述時鐘切換模塊，所述時鐘切換模塊用于根據(jù)所述UDMA模式選擇模塊發(fā)來的時鐘模式，選擇100M/133M中的一個時鐘信號，并設(shè)定基準(zhǔn)時鐘的倍數(shù)值；

所述第二主板包括CPU、主控接口控制器、閃存控制器和緩存模塊，所述CPU與所述主控接口控制器、所述閃存控制器和所述緩存模塊相連接，用于控制所述第三主板的工作，所述主控接口控制器與外部主機(jī)相連接，用于與外部主機(jī)進(jìn)行數(shù)據(jù)傳輸，所述緩存模塊采用SRAM，用于緩存所述主控接口控制器接收的數(shù)據(jù)，所述閃存控制器與FLASH相連接，用于將所述緩存模塊中的數(shù)據(jù)存儲至FLASH中；

所述第三主板包括SRAM控制器、數(shù)據(jù)緩沖區(qū)、寄存器控制器、配置和狀態(tài)寄存器、子通道控制器、ECC硬件糾錯邏輯、檢驗?zāi)K、帶外數(shù)據(jù)處理模塊、NAND閃存接口，所述SRAM控制器連接控制所述數(shù)據(jù)緩沖區(qū)，所述SRAM控制器連接所述ECC硬件糾錯邏輯，所述ECC硬件糾錯邏輯連接NAND閃存接口，所述寄存器控制器連接控制所述配置和狀態(tài)寄存器，所述配置和狀態(tài)寄存器連接所述子通道控制器，所述配置和狀態(tài)寄存器連接所述NAND閃存接口，所述檢驗?zāi)K連接所述帶外數(shù)據(jù)處理模塊，所述帶外數(shù)據(jù)處理模塊連接所述NAND閃存接口。

優(yōu)選的，所述UDMA模式選擇模塊發(fā)來的時鐘模式中設(shè)定的基準(zhǔn)時鐘倍數(shù)值包括UDMA6 133M 2、UDMA5 100M 2、UDMA4 133M 4、UDMA4 100M 3、UDMA3 133M 6、UDMA2 133M8、UDMA2 100M 6、UDMA1 100M 8、UDMA0 133M 16、UDMA0 100M 12。

優(yōu)選的，所述第二主板還包括緩存控制器，所述緩存控制器與所述CPU、所述主控接口控制器、所述閃存控制器和所述緩存模塊相連接，所述緩存控制器用于根據(jù)所述CPU的指令控制所述緩存模塊。