[發(fā)明專利]一種磁盤控制器

在審

• 申請?zhí)枺?/td>: 202010698223.5
• 申請日: 2020-07-20
• 公開（公告）號: CN112083878A
• 公開（公告）日: 2020-12-15
• 發(fā)明（設(shè)計）人: 張杰
• 申請（專利權(quán)）人: 上海步沫自動化設(shè)備有限公司
• 主分類號: G06F3/06
• 分類號: G06F3/06;G06F11/22
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種磁盤控制器，包括第一主板、第二主板和第三主板，其特征在于：所述第一主板包括命令解析模塊、UDMA模式選擇模塊、雙時鐘發(fā)生器、時鐘切換模塊，所述命令解析模塊用于接收檢測命令，所述UDMA模式選擇模塊用于設(shè)置相應(yīng)的時鐘模式，送到時鐘切換模塊，所述雙時鐘發(fā)生器，用于同時發(fā)出100M和133M頻率的兩種時鐘信號，送到所述時鐘切換模塊，所述時鐘切換模塊用于根據(jù)所述UDMA模式選擇模塊發(fā)來的時鐘模式，選擇100M/133M中的一個時鐘信號，并設(shè)定基準(zhǔn)時鐘的倍數(shù)值；

所述第二主板包括CPU、主控接口控制器、閃存控制器和緩存模塊，所述CPU與所述主控接口控制器、所述閃存控制器和所述緩存模塊相連接，用于控制所述第三主板的工作，所述主控接口控制器與外部主機相連接，用于與外部主機進行數(shù)據(jù)傳輸，所述緩存模塊采用SRAM，用于緩存所述主控接口控制器接收的數(shù)據(jù)，所述閃存控制器與FLASH相連接，用于將所述緩存模塊中的數(shù)據(jù)存儲至FLASH中；

所述第三主板包括SRAM控制器、數(shù)據(jù)緩沖區(qū)、寄存器控制器、配置和狀態(tài)寄存器、子通道控制器、ECC硬件糾錯邏輯、檢驗?zāi)K、帶外數(shù)據(jù)處理模塊、NAND閃存接口，所述SRAM控制器連接控制所述數(shù)據(jù)緩沖區(qū)，所述SRAM控制器連接所述ECC硬件糾錯邏輯，所述ECC硬件糾錯邏輯連接NAND閃存接口，所述寄存器控制器連接控制所述配置和狀態(tài)寄存器，所述配置和狀態(tài)寄存器連接所述子通道控制器，所述配置和狀態(tài)寄存器連接所述NAND閃存接口，所述檢驗?zāi)K連接所述帶外數(shù)據(jù)處理模塊，所述帶外數(shù)據(jù)處理模塊連接所述NAND閃存接口。

2.根據(jù)權(quán)利要求1所述的一種磁盤控制器，其特征在于：所述UDMA模式選擇模塊發(fā)來的時鐘模式中設(shè)定的基準(zhǔn)時鐘倍數(shù)值包括UDMA6 133M 2、UDMA5 100M 2、UDMA4 133M 4、UDMA4 100M 3、UDMA3 133M 6、UDMA2 133M 8、UDMA2 100M 6、UDMA1 100M 8、UDMA0 133M16、UDMA0 100M 12。

3.根據(jù)權(quán)利要求1所述的一種磁盤控制器，其特征在于：所述第二主板還包括緩存控制器，所述緩存控制器與所述CPU、所述主控接口控制器、所述閃存控制器和所述緩存模塊相連接，所述緩存控制器用于根據(jù)所述CPU的指令控制所述緩存模塊。

4.根據(jù)權(quán)利要求1所述的一種磁盤控制器，其特征在于：所述緩存控制器與所述緩存模塊之間采用AXI總線，所述主控接口控制器采用PCEI、SATA或SAS接口。

5.根據(jù)權(quán)利要求1所述的一種磁盤控制器，其特征在于：所述數(shù)據(jù)緩沖區(qū)為4個4K字節(jié)的數(shù)據(jù)緩沖區(qū)，4個4K字節(jié)的數(shù)據(jù)緩沖區(qū)可以接收來自所述NAND閃存接口的數(shù)據(jù)，所述SRAM控制器能夠?qū)?個4K字節(jié)的數(shù)據(jù)緩沖區(qū)進行操作。

6.根據(jù)權(quán)利要求1所述的一種磁盤控制器，其特征在于：所述NAND閃存接口連接至NAND閃存芯片，所述配置和狀態(tài)寄存器中配置其支持對NAND閃存芯片的two-plane操作，調(diào)整發(fā)送給NAND閃存芯片的微指令，根據(jù)不同的NAND閃存芯片調(diào)整相應(yīng)的時序信息。

7.根據(jù)權(quán)利要求1所述的一種磁盤控制器，其特征在于：所述帶外數(shù)據(jù)處理模塊用于存放所述NAND閃存接口的每一個NAND閃存物理頁中對應(yīng)的映射信息和功能信息，所述校驗?zāi)K用于校驗所述帶外數(shù)據(jù)處理模塊的信息錯誤。

8.根據(jù)權(quán)利要求1所述的一種磁盤控制器，其特征在于：所述ECC硬件糾錯邏輯用于對所述數(shù)據(jù)緩沖區(qū)中的數(shù)據(jù)做解碼校驗，糾正數(shù)據(jù)錯誤，所述ECC硬件糾錯邏輯支持1K數(shù)據(jù)中8/12/16/24bit可配置的BCH硬件糾錯。