[發明專利]一種對鎖相環的數字時間轉換器進行快速增益校準的電路

有效

• 申請號: 202010696102.7
• 申請日: 2020-07-20
• 公開（公告）號: CN111900977B
• 公開（公告）日: 2022-05-06
• 發明（設計）人: 張雷;袁澤心
• 申請（專利權）人: 清華大學
• 主分類號: H03L7/08
• 分類號: H03L7/08;H03L7/107;H03L7/197
• 代理公司: 北京清亦華知識產權代理事務所(普通合伙) 11201
• 代理人: 羅文群

本發明涉及一種對鎖相環的數字時間轉換器進行快速增益校準的電路，屬于模擬集成電路設計技術領域。本發明由數字時間轉換器、誤差測量模塊、增益校準模塊、數字控制器、鑒頻鑒相器、電荷泵、壓控振蕩器以及分頻器組成。本發明電路，其中的誤差測量器可以給增益校準模塊提供多比特的誤差信號，將該時間數字轉換器設定為輸出4位二進制表示的誤差信號，該誤差信號一方面作為積分器的輸入，另一方面又作為誤差取出器的輸出，誤差信號不僅可以表示時間放大器的兩個輸入信號的領先/落后狀態，還可以表示具體的領先/落后量的大小，相當于給LMS校準模塊提供了更多的信息，從而加速了模擬鎖相環的LMS校準過程，從而大大提升模擬鎖相環的校準速度。

技術領域

本發明涉及一種對鎖相環的數字時間轉換器進行快速增益校準的電路，屬于模擬集成電路設計技術領域。

背景技術

鎖相環(以下簡稱PLL)是各類通信、時鐘芯片中的核心電路，其輸出信號的頻譜噪聲、抖動、雜散等指標非常關鍵，會直接關系到系統性能。分數分頻鎖相環是鎖相環中的一種重要類型，它可以通過快速切換反饋分頻器的分頻比來達到輸出頻率是鑒相頻率的非整數倍的效果，這樣在固定的信道寬度上就允許使用高的參考頻率，降低了帶內噪聲，提升了鎖相環的積分抖動性能。但是，如果希望進一步加大鎖相環的環路帶寬，就會遇到反饋分頻器快速切換導致的非均勻采樣問題，這時鑒頻鑒相器的兩個輸入邊沿總是不對齊的，使得電荷泵產生的誤差電流不斷流入流出濾波器，壓控振蕩器的控制電壓受到擾動，并且這種擾動無法被寬的環路帶寬抑制住，導致壓控振蕩器的輸出端看到大的帶外量化噪聲，鎖相環的積分抖動性能被急劇惡化了。

基于數字時間轉換器(以下簡稱DTC)的分數鎖相環結構已被證實可以降低鎖相環的帶外量化噪聲。但是由于DTC的滿量程并不一定在工藝偏差以及溫度變化下一直與壓控振蕩器的一個周期長度成整數倍，故DTC需要進行增益校準，即改變輸入控制碼字與DTC延時量的對應關系，以自動控制鑒相器輸出誤差均方值的期望最小。通用的校準方法是最小均方(LMS)校準方法。通常在實際實現中僅僅使用領先/落后這樣的二值誤差信息來表示，這樣給校準環路提供的誤差信息過于有限，校準速度會緩慢至百微秒甚至毫秒量級。

發明內容

本發明的目的是提出一種對鎖相環的數字時間轉換器進行快速增益校準的電路，。

本發明提出的對鎖相環的數字時間轉換器進行快速增益校準的電路，包括：

誤差取出器100、均方校準器101、控制信號產生器102、分頻器103、數字時間轉換器104、第一鑒頻鑒相器105、電荷泵106、濾波器107和壓控振蕩器108；其中，所述的誤差取出器100的輸出端與所述的均方校準器101的誤差輸入端相連接；所述的控制信號產生器102的累加噪聲輸出端與均方校準器101的累加噪聲輸入端相連接，均方校準器101的輸出端與控制信號產生器102的校準增益輸入端相連接，控制信號產生器102的轉換器控制信號輸出端與所述的數字時間轉換器104的輸入端相連接，控制信號產生器102的分頻控制碼輸出端與所述的分頻器103的分頻器控制碼輸入端相連接，分頻器103的輸出端與所述的數字時間轉換器104的時鐘信號輸入端相連接，數字時間轉換器104的輸出端所述的第一鑒頻鑒相器105的反饋信號輸入端相連接，第一鑒頻鑒相器105的輸出端與所述的電荷泵106的輸入端相連接，電荷泵106的輸出端與所述的濾波器107的輸入端相連接，濾波器107的輸出端與所述的壓控振蕩器108的輸入端相連接，壓控振蕩器108的輸出端與所述分頻器103的時鐘信號輸入端連接。