[發明專利]半導體存儲器裝置及其制造方法

在審

• 申請號: 202010690540.2
• 申請日: 2020-07-17
• 公開（公告）號: CN113130499A
• 公開（公告）日: 2021-07-16
• 發明（設計）人: 吳星來
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: H01L27/11519
• 分類號: H01L27/11519;H01L27/11524;H01L27/11529;H01L27/11531;H01L27/11556;H01L27/11565;H01L27/1157;H01L27/11573;H01L27/11582
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 劉久亮;黃綸偉

半導體存儲器裝置及其制造方法。一種半導體存儲器裝置包括：堆疊結構，其在聯接區域中包括在第一基板上方與多個第二介電層交替堆疊的多個第一介電層，并且在所述聯接區域外部包括在所述第一基板上方與所述多個第一介電層交替堆疊的多個電極層；以及多個通孔，所述多個通孔在垂直于所述第一基板的頂表面的第一方向上穿過所述堆疊結構，并且設置在所述聯接區域的邊緣處以限定蝕刻阻擋部。所述多個通孔中的每一個包括：柱部分，其在所述第一方向上延伸；以及多個延伸部分，所述多個延伸部分從所述柱部分的外周徑向延伸并且平行于所述第一基板的所述頂表面，所述多個延伸部分與所述多個第二介電層位于相同的層中。

技術領域

各種實施方式總體上涉及半導體存儲器裝置，尤其涉及具有三維結構的半導體存儲器裝置及其制造方法。

背景技術

為了滿足消費者對優異性能和低價格的需求，必須增加半導體存儲器裝置中的集成度。由于二維或平面半導體存儲器裝置的集成度主要由單位存儲器單元所占據的面積決定，因此精細圖案形成技術的水平極大地影響了集成度。然而，由于形成精細圖案需要非常昂貴的設備，因此二維半導體存儲器裝置的集成度雖然正在增加但是仍然受到限制。為了克服這種限制，已經提出了具有三維結構并且包括三維布置的存儲器單元的半導體存儲器裝置。

發明內容

本公開的各種實施方式針對能夠改善電特性并抑制在制造工藝期間故障的發生的半導體存儲器裝置。

此外，本公開的各種實施方式針對用于制造上文所描述的半導體存儲器裝置的方法。

在一個實施方式中，半導體存儲器裝置可以包括：堆疊結構，其在聯接區域中包括在第一基板上方與多個第二介電層交替堆疊的多個第一介電層，并且在所述聯接區域外部包括在所述第一基板上方與所述多個第一介電層交替堆疊的多個電極層；以及多個通孔，所述多個通孔在垂直于所述第一基板的頂表面的第一方向上穿過所述堆疊結構，并且設置在所述聯接區域的邊緣處以限定蝕刻阻擋部。所述多個通孔中的每一個包括：柱部分，其在所述第一方向上延伸；以及多個延伸部分，所述多個延伸部分從所述柱部分的外周徑向延伸并且平行于所述第一基板的所述頂表面，所述多個延伸部分與所述多個第二介電層位于相同的層中。

在一個實施方式中，半導體存儲器裝置可以包括：堆疊結構；以及多個通孔，其穿過所述堆疊結構并設置在聯接區域的邊緣處。所述堆疊結構在所述聯接區域中包括與多個第二介電層交替堆疊的多個第一介電層，并且在所述聯接區域外部包括與所述多個第一介電層交替堆疊的多個電極層。所述多個通孔中的每一個包括：柱部分，其在所述第一方向上穿過所述堆疊結構；以及多個延伸部分，其在與所述第二介電層相同的層處從所述柱部分的側表面沿徑向方向延伸并且垂直于所述第一方向。

在一個實施方式中，用于制造半導體存儲器裝置的方法可以包括一下步驟：在第一基板上交替堆疊多個第一介電層和多個第二介電層；形成多個垂直孔，所述多個垂直孔在垂直于所述第一基板的頂表面的第一方向上延伸穿過交替堆疊的第一介電層和第二介電層；通過去除所述第二介電層的與所述垂直孔的側壁相鄰的部分來形成多個凹部；通過在所述垂直孔和所述多個凹部中形成蝕刻阻擋部來限定聯接區域；去除所述聯接區域外部的所述第二介電層；以及在所述聯接區域外部在去除了所述第二介電層的空間中形成電極層。

附圖說明

圖1是示出對根據本公開的一個實施方式的半導體存儲器裝置的呈現的框圖。

圖2是示出對根據本公開的一個實施方式的半導體存儲器裝置的呈現的俯視圖。

圖3是示出對圖2中示出的通孔的呈現的立體圖。

圖4是沿著圖2中的線A-A’截取的截面圖。

圖5是沿著圖2中的線B-B’截取的截面圖。

圖6是示出對根據本公開的一個實施方式的半導體存儲器裝置的呈現的俯視圖。

圖7是沿著圖6中的線C-C’截取的截面圖。