[發(fā)明專利]半導體器件的制作方法及半導體器件

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• 申請日: 2020-07-16
• 公開（公告）號: CN111725070A
• 公開（公告）日: 2020-09-29
• 發(fā)明（設計）人: 葛薇薇
• 申請（專利權）人: 杰華特微電子（杭州）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L29/40
• 代理公司: 北京成創(chuàng)同維知識產(chǎn)權代理有限公司 11449
• 代理人: 蔡純;李鎮(zhèn)江

公開了一種半導體器件的制作方法及半導體器件，其中，該半導體器件包括漂移區(qū)，在漂移區(qū)上設置有場板結構，可提高器件的擊穿電壓，場板結構位于柵極結構和漏端摻雜區(qū)之間，可以輔助耗盡漂移區(qū)，降低比導通電阻，其中，該場板結構與柵極結構的層結構相同，在制作中可以共用一塊掩膜版刻蝕相應的層結構，一同獲得柵極結構和場板結構，降低了場板技術的應用成本。本發(fā)明的半導體器件的制作方法包括在制作完漂移區(qū)的半導體器件上依次制作氧化層和多晶硅層，并采用第二掩膜版刻蝕氧化層和多晶硅層，一同獲得柵極結構和場板結構，無需為制作場板結構額外消耗掩模版，降低了半導體器件應用場板技術的應用成本。

技術領域

本發(fā)明涉及半導體技術領域，特別涉及一種半導體器件的制作方法及半導體器件。

背景技術

為了提升功率LDMOS(laterally-diffused metal-oxide semiconductor，橫向擴散金屬氧化物半導體)器件的電學特性，通常需要提升其擊穿電壓(BV)，并降低其比導通電阻。常見的提升技術包括場板技術、降低表面電場(resurf)技術、超結技術，其中，場板技術在漂移區(qū)位置制作場板結構，可以有效調(diào)節(jié)漂移區(qū)電場，提升器件的BV，并且，對于耐壓狀態(tài)下的LDMOS器件，可以輔助耗盡漂移區(qū)，在相同的耐壓條件下可以有更大的摻雜濃度，從而獲得了更低的導通電阻。

場板結構的制作一般需要使用額外的掩模版，會增加器件應用場板技術的制作成本。

發(fā)明內(nèi)容

鑒于上述問題，本發(fā)明的目的在于提供一種半導體器件的制作方法及半導體器件，從而降低場板技術的應用成本。

根據(jù)本發(fā)明的一方面，提供一種半導體器件的制作方法，包括：

在襯底上制作第一導電類型摻雜的外延層；

在所述外延層上表面制作第一導電類型摻雜的漂移區(qū)和第二導電類型摻雜的阱區(qū)；

在制作完所述漂移區(qū)的所述外延層上依次制作氧化層和多晶硅層，以第二掩膜版為掩膜，刻蝕所述氧化層和所述多晶硅層，獲得柵極結構和場板結構；

在獲得所述柵極結構和所述場板結構后，在所述漂移區(qū)中制作漏端摻雜區(qū)，在所述阱區(qū)中制作源端摻雜區(qū)。

可選地，所述場板結構為分段式結構，間隔設置在所述柵極結構與所述第一摻雜區(qū)之間。

可選地，所述場板結構的每一段均單獨電引出。

可選地，還包括：

在制作完所述源端摻雜區(qū)、所述漏端摻雜區(qū)后，制作電極，將所述柵極結構、所述源端摻雜區(qū)、所述漏端摻雜區(qū)和所述場板結構均電引出，所述場板結構還與所述柵極結構、所述源端摻雜區(qū)和所述漏端摻雜區(qū)中的至少一個電連接。

可選地，所述制作第二導電類型摻雜的所述阱區(qū)的步驟包括：

在所述外延層上制作所述柵極結構，采用所述柵極結構為掩膜，自對準制作所述阱區(qū)。

可選地，所述源端摻雜區(qū)包括第一導電類型的第三摻雜區(qū)，制作所述源端摻雜區(qū)的步驟包括：

采用所述柵極結構為掩膜，自對準注入第一導電類型摻雜雜質(zhì)，以獲得所述第三摻雜區(qū)。

可選地，所述半導體器件為N型LDMOS器件，所述第一導電類型摻雜為N型摻雜，所述第二導電類型摻雜為P型摻雜，或，

所述半導體器件為P型LDMOS器件，所述第一導電類型摻雜為P型摻雜，所述第二導電類型摻雜為N型摻雜。

根據(jù)本發(fā)明的另一方面，提供一種半導體器件，所述半導體器件包括：

位于襯底上的外延層；

位于所述外延層上表面兩端的漂移區(qū)和阱區(qū)；