[發明專利]包括層疊的半導體芯片的半導體封裝及其制造方法

在審

• 申請號: 202010649904.2
• 申請日: 2020-07-08
• 公開（公告）號: CN112599498A
• 公開（公告）日: 2021-04-02
• 發明（設計）人: 李采城;金鐘薰;崔福奎;成基俊
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: H01L23/538
• 分類號: H01L23/538;H01L23/31;H01L23/498;H01L25/065;H01L21/48;H01L21/56;H01L21/768
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 劉久亮;黃綸偉

包括層疊的半導體芯片的半導體封裝及其制造方法。一種半導體封裝可包括：芯片層疊物，其包括在垂直方向上層疊的多個半導體芯片；多個垂直互連器，各個垂直互連器具有分別連接到所述多個半導體芯片的第一端，并且在所述垂直方向上延伸；模制層，其覆蓋芯片層疊物和垂直互連器，同時暴露垂直互連器的第二端；多個著陸焊盤，其形成在模制層的一個表面上方以分別與垂直互連器的第二端接觸，其中，多個著陸焊盤是導電的并且分別與垂直互連器的第一端交疊；以及封裝再分布層，其通過著陸焊盤電連接到垂直互連器。

技術領域

本公開總體上涉及半導體封裝，更具體地，涉及一種包括層疊在其中的多個芯片的半導體封裝。

背景技術

電子產品需要在物理尺寸不斷變小時處理大量的數據。因此，有必要增加這些電子產品中使用的半導體裝置的集成度。

然而，由于半導體集成技術的限制，無法僅通過單個半導體芯片滿足所需功能。因此，需要制造具有嵌入在其中的多個半導體芯片的半導體封裝。

盡管半導體封裝包括多個半導體芯片，但是基于要安裝半導體封裝的電子產品的要求，半導體封裝需要具有指定的尺寸或比指定的尺寸小的尺寸。

發明內容

在實施方式中，一種半導體封裝可包括：芯片層疊物，其包括在垂直方向上層疊的多個半導體芯片；多個垂直互連器，各個垂直互連器具有分別連接到所述多個半導體芯片的第一端，并且在所述垂直方向上延伸；模制層，其覆蓋芯片層疊物和垂直互連器，同時暴露垂直互連器的第二端；多個著陸焊盤，其形成在模制層的一個表面上方以分別與垂直互連器的第二端接觸，其中，多個著陸焊盤是導電的并且分別與垂直互連器的第一端交疊；以及封裝再分布層，其通過著陸焊盤電連接到垂直互連器。

在另一實施方式中，一種制造半導體封裝的方法可包括以下步驟：在基板上在垂直方向上層疊多個半導體芯片以形成芯片層疊物；形成在垂直方向上延伸的多個垂直互連器，多個垂直互連器的第一端分別連接到所述多個半導體芯片；形成模制層以覆蓋芯片層疊物和垂直互連器，同時暴露垂直互連器的第二端；在模制層上方形成多個著陸焊盤以分別與垂直互連器的第二端接觸，其中，多個著陸焊盤是導電的并且分別與垂直互連器的第一端交疊；以及形成通過著陸焊盤電連接到垂直互連器的封裝再分布層。

附圖說明

圖1A是例示了根據實施方式的半導體芯片的有效表面的平面圖。

圖1B是沿著圖1A的線A1-A1’截取的橫截面圖。

圖2A、圖2B、圖3A、圖3B、圖4A、圖4B、圖5A、圖5B、圖6和圖7是例示了根據實施方式的半導體封裝及其制造方法的圖。

圖8例示了垂直引線的掃掠。

圖9是例示了根據另一實施方式的半導體封裝及其制造方法的橫截面圖。

圖10A是基于連接到第一芯片層疊物的最下半導體芯片并彼此相鄰的垂直互連器，圖9的半導體封裝中的著陸焊盤和封裝再分布層的放大平面圖。

圖10B是與圖10A的平面圖對應的橫截面圖。

圖10C是圖10A的一部分的放大平面圖。

圖11A是例示了根據另一實施方式的半導體封裝的橫截面圖。

圖11B是示出圖11A的半導體封裝的芯片層疊物和垂直互連器的平面圖。

圖12A是例示了根據另一實施方式的半導體封裝的橫截面圖。

圖12B是示出圖12A的半導體封裝的第一芯片層疊物和第二芯片層疊物以及第一垂直互連器和第二垂直互連器的平面圖。

圖13是圖9的半導體封裝的區域R2的放大圖。

圖14示出例示了采用包括根據實施方式的半導體封裝的存儲卡的電子系統的框圖。