[發明專利]多管芯硬件處理器和方法

在審

• 申請號: 202010633244.9
• 申請日: 2017-10-10
• 公開（公告）號: CN111737186A
• 公開（公告）日: 2020-10-02
• 發明（設計）人: N·納西福;Y-C·劉;K·V·西斯特拉;G·帕斯達斯特;S·S·艾切姆帕蒂;T·辛格;A·萬瑪;M·K·庫瑪西卡;S·尼瑪嘎達;C·L·莫爾納;V·基塔;J·D·張伯倫;W·R·哈勒克;G·Z·克里斯沃斯;J·R·艾耶斯;D·R·薩巴瑞迪
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F15/173
• 分類號: G06F15/173;G06F15/78;G06F9/38;G06F15/167;G06F1/10
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 李煒;黃嵩泉

描本申請公開了多管芯硬件處理器和方法。述了與具有多個被互連的管芯的硬件處理器有關的方法和裝置。在一個實施例中，硬件處理器包括多個物理上分開的管芯并包括互連，該互連用于將這些物理上分開的管芯電氣地耦合在一起。在另一實施例中，一種用于形成硬件處理器的方法包括：提供多個物理上分開的管芯；以及利用互連將這些物理上分開的管芯電氣地耦合在一起。

本申請是PCT國際申請號為PCT/US2017/055849、國際申請日為2017年10月10日、進入中國國家階段的申請號為201780058698.4，題為“多管芯硬件處理器和方法”的發明專利申請的分案申請。

相關申請的交叉引用

本專利申請要求2016年10月10日提交的美國臨時專利申請第62/406362號的權益，該美國臨時專利申請通過引用被整體結合于此。

技術領域

本公開總體上關于電子學，更具體地，本公開的實施例關于具有多個被互連的管芯的硬件處理器。

背景技術

處理器或處理器集合執行來自指令集(例如，指令集架構(ISA))的指令。指令集是計算機架構的關于編程的部分，并且一般包括原生數據類型、指令、寄存器架構、尋址模式、存儲器架構、中斷和異常處置以及外部輸入和輸出(I/O)。

附圖說明

在所附附圖中以示例方式而非限制方式圖示本公開，在附圖中，類似的附圖標記指示類似的要素，其中：

圖1圖示根據本公開的實施例的硬件處理器。

圖2A圖示根據本公開的實施例的硬件處理器。

圖2B圖示根據本公開的實施例的硬件處理器。

圖3圖示根據本公開的實施例的硬件處理器。

圖4圖示根據本公開的實施例的第一管芯的發射機電路，該第一管芯的發射機電路通過互連耦合至第二管芯的接收機電路。

圖5圖示根據本公開的實施例的針對第一時鐘計時(clocking)率的數據時序圖和時鐘時序圖。

圖6圖示根據本公開的實施例的針對第二時鐘計時率的數據時序圖和時鐘時序圖。

圖7圖示根據本公開的實施例的第一管芯的發射機電路，該第一管芯的發射機電路通過互連耦合至第二管芯的接收機電路。

圖8圖示根據本公開的實施例的針對第一時鐘計時率的數據時序圖和時鐘時序圖。

圖9圖示根據本公開的實施例的針對第二時鐘計時率的數據時序圖和時鐘時序圖。

圖10圖示根據本公開的實施例的用于互連編程的流程圖。

圖11圖示根據本公開的實施例的時鐘相位布置。

圖12圖示根據本公開的實施例的包括時鐘相位布置的表。

圖13圖示根據本公開的實施例的數字延遲鎖相環(DLL)延遲線和數字相位內插電路。

圖14圖示根據本公開的實施例的用于通過互連進行頻率轉變的流程圖。

圖15圖示根據本公開的實施例的接收機電路的時鐘計時架構。

圖16圖示根據本公開的實施例的用于1X(1倍)和2X(2倍)時鐘計時率模式的時鐘時序圖。

圖17圖示根據本公開的實施例的用于1X和2X時鐘計時率模式的時鐘時序圖。

圖18圖示根據本公開的實施例的包括通道修復電路的發射機電路的發射數據路徑。

圖19圖示根據本公開的實施例的針對發射機電路的1X時鐘計時率模式的時鐘時序圖。