[發明專利]多管芯硬件處理器和方法

在審

• 申請號: 202010633244.9
• 申請日: 2017-10-10
• 公開（公告）號: CN111737186A
• 公開（公告）日: 2020-10-02
• 發明（設計）人: N·納西福;Y-C·劉;K·V·西斯特拉;G·帕斯達斯特;S·S·艾切姆帕蒂;T·辛格;A·萬瑪;M·K·庫瑪西卡;S·尼瑪嘎達;C·L·莫爾納;V·基塔;J·D·張伯倫;W·R·哈勒克;G·Z·克里斯沃斯;J·R·艾耶斯;D·R·薩巴瑞迪
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F15/173
• 分類號: G06F15/173;G06F15/78;G06F9/38;G06F15/167;G06F1/10
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 李煒;黃嵩泉

1.一種處理器，包括：

多管芯封裝基板；

多個異構模塊化管芯，安裝在所述多管芯封裝基板上，所述多個異構模塊化管芯包括根據第一制造工藝制造的第一管芯以及根據第二制造工藝制造的一個或多個其他管芯，其中，所述第二制造工藝與所述第一制造工藝不同；

多個從管理控制器，每個從管理控制器與多個其他管芯中的對應的一個管芯是一體的，每個從管理控制器用于執行包括對對應的其他管芯的時鐘頻率的修改的管芯上管理功能；

互連，耦合至所述多個異構模塊化管芯；以及

主管理控制器，所述主管理控制器與所述第一管芯是一體的，所述主管理控制器用于通過所述互連將第一一個或多個功率管理請求傳送到所述多個從管理控制器，所述多個從管理控制器中的一個或多個從管理控制器用于至少部分地基于所述一個或多個功率管理請求來執行對對應的其他管芯的時鐘頻率的所述修改。

2.如權利要求1所述的處理器，進一步包括：

所述第一管芯的第一發射機，耦合至所述互連的第一數據鏈路；以及

所述一個或多個其他管芯中的第二管芯的第一接收機，耦合至所述第一數據鏈路。

3.如權利要求2所述的處理器，其中，所述第一發射機用于接收第一頻率的第一時鐘信號，所述處理器進一步包括：

時鐘分配電路，用于將第二時鐘信號提供給所述第一接收機，所述第二時鐘信號基于所述第一時鐘信號。

4.如權利要求3所述的處理器，進一步包括：

鎖定環電路，用于基于所述第一時鐘信號生成所分配的時鐘信號。

5.如權利要求4所述的處理器，進一步包括：

相位內插器，用于調整所述所分配的時鐘信號的相位以生成所述第二時鐘信號，其中，所述第一接收機用于使用所述第二時鐘信號來通過所述第一數據鏈路接收數據。

6.如權利要求5所述的處理器，進一步包括：

時鐘分配鏈路，用于將所述第一時鐘信號從所述第一管芯攜帶到所述第二管芯。

7.如權利要求1所述的處理器，其中，所述多個從管理控制器用于：基于所述一個或多個功率管理請求并基于獨立本地管理功能的執行來執行對對應的其他管芯的時鐘頻率的所述修改。

8.如權利要求7所述的處理器，其中，多個其他管芯中的每個管芯包括用于執行指令和處理數據的多個核。

9.如權利要求1所述的處理器，其中，所述第一管芯相對于多個其他管芯是非對稱的。

10.如權利要求9所述的處理器，其中，多個其他管芯的第一子集是多個其他管芯的第二子集的鏡像。

11.如權利要求9所述的處理器，其中，所述第一管芯執行相比由多個其他管芯執行的不同集合的數據處理功能。

12.如權利要求8所述的處理器，其中，每個從管理控制器包括動態電壓和頻率縮放DVFS電路，用于獨立地調整所述多個核中的一個或多個核的時鐘頻率。

13.如權利要求12所述的處理器，其中，所述互連包括管芯間互連，多個其他管芯包括耦合至所述管芯間互連的對應的多個管芯內互連。

14.如權利要求13所述的處理器，其中，所述多個從管理控制器中的一個或多個從管理控制器用于執行時鐘門控以降低相應的一個或多個其他管芯中的功率。

15.如權利要求1所述的處理器，其中，所述多個從管理控制器中的一個或多個從管理控制器用于響應于功率管理請求而生成對所述主管理控制器的確收。