[發(fā)明專利]一種FPGA多區(qū)域動(dòng)態(tài)參數(shù)時(shí)序驅(qū)動(dòng)設(shè)計(jì)方法

在審

• 申請(qǐng)?zhí)枺?/td>: 202010631700.6
• 申請(qǐng)日: 2020-07-03
• 公開（公告）號(hào): CN111832241A
• 公開（公告）日: 2020-10-27
• 發(fā)明（設(shè)計(jì)）人: 蔣中華;郭敬霞;王海力
• 申請(qǐng)（專利權(quán)）人: 京微齊力(北京)科技有限公司
• 主分類號(hào): G06F30/347
• 分類號(hào): G06F30/347;G06F30/3312;G06F30/396
• 代理公司: 北京億騰知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11309
• 代理人: 陳霽

1.一種現(xiàn)場(chǎng)可編程門陣列芯片時(shí)序設(shè)計(jì)方法，所述方法包括：

獲得現(xiàn)場(chǎng)可編程門陣列芯片電路圖；

將現(xiàn)場(chǎng)可編程門陣列芯片電路圖，劃分為若干局部區(qū)域；

測(cè)量各局部區(qū)域的時(shí)序性能，提取各局部區(qū)域的時(shí)序參數(shù)；

至少根據(jù)各局部區(qū)域的劃分范圍及其時(shí)序參數(shù)，建立現(xiàn)場(chǎng)可編程門陣列芯片時(shí)序模型；

基于所述現(xiàn)場(chǎng)可編程門陣列芯片時(shí)序模型，利用時(shí)序驅(qū)動(dòng)引擎進(jìn)行現(xiàn)場(chǎng)可編程門陣列芯片的布局、布線。

2.根據(jù)權(quán)利要求1所述的方法，其中，所述現(xiàn)場(chǎng)可編程門陣列芯片電路圖，包括硬件設(shè)計(jì)語(yǔ)言描述的現(xiàn)場(chǎng)可編程門陣列芯片設(shè)計(jì)圖或原理圖，所述硬件設(shè)計(jì)語(yǔ)言至少包括Verilog語(yǔ)言、VHDL語(yǔ)言。

3.根據(jù)權(quán)利要求1所述的方法，其中，所述時(shí)序參數(shù)包括所述局部區(qū)域中路徑的延遲時(shí)間。

4.根據(jù)權(quán)利要求1所述的方法，其中，測(cè)量各局部區(qū)域的時(shí)序性能，提取各局部區(qū)域的時(shí)序參數(shù)，包括，基于一種現(xiàn)場(chǎng)可編程門陣列芯片的原型，測(cè)量各所述局部區(qū)域中的時(shí)序性能，并提取時(shí)序參數(shù)。

5.根據(jù)權(quán)利要求1所述的方法，其中，測(cè)量各局部區(qū)域的時(shí)序性能，提取各局部區(qū)域的時(shí)序參數(shù)，包括，基于模擬仿真計(jì)算，估計(jì)各所述局部區(qū)域中的時(shí)序性能，并提取時(shí)序參數(shù)。

6.根據(jù)權(quán)利要求1所述的方法，其中，基于所述芯片時(shí)序模型，利用時(shí)序引擎進(jìn)行現(xiàn)場(chǎng)可編程門陣列芯片的布局、布線，包括，根據(jù)現(xiàn)場(chǎng)可編程門陣列各局部區(qū)域的時(shí)序參數(shù)，和用戶模塊的運(yùn)行速度需求，確定現(xiàn)場(chǎng)可編程門陣列芯片用戶模塊的布局區(qū)域。

7.根據(jù)權(quán)利要求1所述的方法，其中，基于所述芯片時(shí)序模型，利用時(shí)序引擎進(jìn)行現(xiàn)場(chǎng)可編程門陣列芯片的布局、布線，包括，根據(jù)現(xiàn)場(chǎng)可編程門陣列各局部區(qū)域的時(shí)序參數(shù)，和用戶模塊的功耗需求，確定現(xiàn)場(chǎng)可編程門陣列芯片用戶模塊的布局區(qū)域。

8.根據(jù)權(quán)利要求1所述的方法，所述現(xiàn)場(chǎng)可編程門陣列芯片時(shí)序設(shè)計(jì)方法基于電子設(shè)計(jì)自動(dòng)化工具。

9.根據(jù)權(quán)利要求8所述的方法，所述電子設(shè)計(jì)自動(dòng)化工具包括，F(xiàn)ux i電子設(shè)計(jì)自動(dòng)化工具。