[發(fā)明專利]一種FPGA多區(qū)域動(dòng)態(tài)參數(shù)時(shí)序驅(qū)動(dòng)設(shè)計(jì)方法

在審

• 申請(qǐng)?zhí)枺?/td>: 202010631700.6
• 申請(qǐng)日: 2020-07-03
• 公開（公告）號(hào): CN111832241A
• 公開（公告）日: 2020-10-27
• 發(fā)明（設(shè)計(jì)）人: 蔣中華;郭敬霞;王海力
• 申請(qǐng)（專利權(quán)）人: 京微齊力(北京)科技有限公司
• 主分類號(hào): G06F30/347
• 分類號(hào): G06F30/347;G06F30/3312;G06F30/396
• 代理公司: 北京億騰知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11309
• 代理人: 陳霽

本發(fā)明實(shí)施例提供了一種現(xiàn)場(chǎng)可編程門陣列芯片時(shí)序設(shè)計(jì)方法，該方法包括：將現(xiàn)場(chǎng)可編程門陣列芯片的電路圖，劃為若干局部區(qū)域；測(cè)量各局部區(qū)域的時(shí)序性能，提取時(shí)序參數(shù)；至少根據(jù)各局部區(qū)域的范圍及其時(shí)序參數(shù)，建立現(xiàn)場(chǎng)可編程門陣列芯片時(shí)序模型；基于芯片時(shí)序模型，利用時(shí)序引擎進(jìn)行現(xiàn)場(chǎng)可編程門陣列芯片的布局、布線。該方法建立的現(xiàn)場(chǎng)可編程門陣列芯片時(shí)序模型更加精準(zhǔn)，進(jìn)而減少芯片的設(shè)計(jì)時(shí)序與實(shí)際運(yùn)行的時(shí)序的誤差。

技術(shù)領(lǐng)域

本發(fā)明涉及現(xiàn)場(chǎng)可編程邏輯門陣列(Field Programmable Gate Array,FPGA)芯片的設(shè)計(jì)技術(shù)領(lǐng)域，尤其涉及一種FPGA多區(qū)域動(dòng)態(tài)參數(shù)時(shí)序驅(qū)動(dòng)設(shè)計(jì)方法。

背景技術(shù)

FPGA，現(xiàn)場(chǎng)可編程邏輯門陣列(Field Programmable Gate Array)是由許多的邏輯單元構(gòu)成的邏輯器件，在制造后，可以根據(jù)所需的應(yīng)用程序或功能要求對(duì)FPGA重新編程。在當(dāng)前FPGA芯片設(shè)計(jì)中，F(xiàn)PGA芯片由時(shí)鐘樹供電，而時(shí)鐘樹是一個(gè)樹狀網(wǎng)絡(luò)，存在著電壓降的問(wèn)題，所以在芯片的不同區(qū)域電壓有著微小的差異，這就導(dǎo)致芯片的時(shí)序模型與實(shí)際運(yùn)行狀態(tài)并不精確匹配。

因此,需要一種新的FPGA芯片時(shí)序驅(qū)動(dòng)設(shè)計(jì)方法。

發(fā)明內(nèi)容

本發(fā)明的實(shí)施例提供一種現(xiàn)場(chǎng)可編程邏輯門陣列多區(qū)域動(dòng)態(tài)參數(shù)時(shí)序驅(qū)動(dòng)設(shè)計(jì)方法，該方法通過(guò)將現(xiàn)場(chǎng)可編程門陣列芯片劃分區(qū)域，根據(jù)不同區(qū)域的測(cè)量時(shí)序性能，建立時(shí)序模型，使得該時(shí)序模型更加符合芯片實(shí)際運(yùn)行時(shí)的實(shí)際時(shí)序狀態(tài)，進(jìn)而使基于該時(shí)序模型設(shè)計(jì)的PFGA芯片的時(shí)序更加精確。

本發(fā)明為解決上述技術(shù)問(wèn)題采用的技術(shù)方案為，一種現(xiàn)場(chǎng)可編程門陣列芯片時(shí)序設(shè)計(jì)方法，所述方法包括：

獲得現(xiàn)場(chǎng)可編程門陣列芯片電路圖；

將現(xiàn)場(chǎng)可編程門陣列芯片電路圖，劃分為若干局部區(qū)域；

測(cè)量各局部區(qū)域的時(shí)序性能，提取各局部區(qū)域的時(shí)序參數(shù)。

至少根據(jù)各局部區(qū)域的劃分范圍及其時(shí)序參數(shù)，建立現(xiàn)場(chǎng)可編程門陣列芯片時(shí)序模型。

基于所述現(xiàn)場(chǎng)可編程門陣列芯片時(shí)序模型，利用時(shí)序驅(qū)動(dòng)引擎進(jìn)行現(xiàn)場(chǎng)可編程門陣列芯片的布局、布線。

優(yōu)選地，所述現(xiàn)場(chǎng)可編程門陣列芯片電路圖，包括硬件設(shè)計(jì)語(yǔ)言描述的現(xiàn)場(chǎng)可編程門陣列芯片設(shè)計(jì)圖或原理圖，所述硬件設(shè)計(jì)語(yǔ)言至少包括Verilog語(yǔ)言、VHDL語(yǔ)言。

優(yōu)選地，所述時(shí)序參數(shù)包括所述局部區(qū)域中路徑的延遲時(shí)間。

優(yōu)選地，其中，所述測(cè)量各所述局部區(qū)域中的時(shí)序性能，提取時(shí)序參數(shù)，包括，基于一種現(xiàn)場(chǎng)可編程門陣列芯片的原型，測(cè)量各所述局部區(qū)域中的時(shí)序性能，并提取時(shí)序參數(shù)。

優(yōu)選地，所述測(cè)量各所述局部區(qū)域中的時(shí)序性能，提取時(shí)序參數(shù)，包括，基于模擬仿真計(jì)算，估計(jì)各所述局部區(qū)域中的時(shí)序性能，并提取時(shí)序參數(shù)。

優(yōu)選地，基于所述芯片時(shí)序模型，利用時(shí)序引擎進(jìn)行現(xiàn)場(chǎng)可編程門陣列芯片的布局、布線，包括，根據(jù)現(xiàn)場(chǎng)可編程門陣列各局部區(qū)域的時(shí)序參數(shù)，和用戶模塊的運(yùn)行速度需求，確定現(xiàn)場(chǎng)可編程門陣列芯片用戶模塊的布局區(qū)域。

優(yōu)選地，基于所述芯片時(shí)序模型，利用時(shí)序引擎進(jìn)行現(xiàn)場(chǎng)可編程門陣列芯片的布局、布線，包括，根據(jù)現(xiàn)場(chǎng)可編程門陣列各局部區(qū)域的時(shí)序參數(shù)，和用戶模塊的功耗需求，確定現(xiàn)場(chǎng)可編程門陣列芯片用戶模塊的布局區(qū)域。

優(yōu)選地，所述現(xiàn)場(chǎng)可編程門陣列芯片時(shí)序設(shè)計(jì)方法基于電子設(shè)計(jì)自動(dòng)化工具。

優(yōu)選地，所述電子設(shè)計(jì)自動(dòng)化工具包括，F(xiàn)uxi電子設(shè)計(jì)自動(dòng)化工具。

本發(fā)明實(shí)施例提供的一種現(xiàn)場(chǎng)可編程邏輯門陣列多區(qū)域動(dòng)態(tài)參數(shù)時(shí)序驅(qū)動(dòng)設(shè)計(jì)方法，具有以下的優(yōu)點(diǎn)：