[發明專利]一種D觸發器的測試電路及其測試方法

在審

• 申請號: 202010624254.6
• 申請日: 2020-07-01
• 公開（公告）號: CN113884865A
• 公開（公告）日: 2022-01-04
• 發明（設計）人: 王旺;林殷茵
• 申請（專利權）人: 復旦大學
• 主分類號: G01R31/3185
• 分類號: G01R31/3185;G01R31/317;G01R31/3183
• 代理公司: 上海元一成知識產權代理事務所(普通合伙) 31268
• 代理人: 吳桂琴

本發明屬于數字集成電路技術領域，涉及一種D觸發器的測試電路及其測試方法。本發明的測試電路用于測試數字集成電路中D觸發器的時序信息，其包括延時產生模塊、振蕩器電路以及路徑選擇器；其中，延時產生模塊包括第一延時路徑和第二延時路徑，第一延時路徑和第二延時路徑可被動態地配置以使其輸出的第一輸出信號和第二輸出信號之間具有可變的延時差；路徑選擇器用于將相應配置下的第一延時路徑和第二延時路徑分別接入振蕩器電路，以至于分別地形成第一振蕩環路和第二振蕩環路。本發明的測試電路和測試方法可以消除了測試電路自身的互連線延時和工藝波動對測試結果影響，測試精確度高。

技術領域

本發明屬于數字集成電路技術領域，涉及一種D觸發器的測試電路及其測試方法。

背景技術

隨著摩爾定理指導著半導體制造發展到更小的特征尺寸，芯片上的晶體管數目急劇增加，D觸發器作為數字集成電路上最重要的標準單元之一，芯片也往往具有數目巨大的D觸發器。同時，數字集成電路的頻率也在不斷增加，在高的時鐘頻率下，D觸發器的時序信息需要準確的建模表征，這樣才能在電路設計階段綜合出可靠的電路網表。

然而，器件閾值電壓的波動會隨著工藝節點的微縮不斷增大，對標準單元(即D觸發器)的時序信息產生了重要的影響，相應地，工藝波動越來越難表征；并且，隨著工藝節點的縮小，互連線延時占路徑延時的比例也越來越大。

D觸發器的時序信息一般來自于測試電路對D觸發器的測試，但是，測試電路自身容易存在工藝波動并受這種工藝波動的干擾影響，并且測試電路的互連線延時對測試結果影響越來越大，從而，測試電路的測試結果變得不可信或不準確。

目前，高性能數字集成電路的時鐘頻率已經達到了GHz之上，一個時鐘周期在小于1ns的情況下，兩個D觸發器之間用于邏輯單元的時序余量很小。常規的EDA工具中，為了得到可靠的電路，D觸發器的建立時間和保持時間都留有相應的安全余量，然而，這種做法減少了邏輯電路的時序余量。因此，如果能夠精確地測量出D觸發器的時序信息的建立時間和保持時間，然后將它們反饋到電路設計階段，從而在兩個D觸發器之間插入更多的邏輯單元、或者進一步提高電路的工作頻率。

由此可見，精確地測量得到D觸發器的時序信息變得非常有意義但越來越難。

發明內容

本發明的目的包括提高D觸發器的時序信息的測試精度。

為實現以上目的或者其他目的，本發明提供以下技術方案。

按照本發明的一方面，提供一種D觸發器的測試電路，其用于測試數字集成電路中D觸發器的時序信息；所述測試電路包括：

延時產生模塊，其包括用于向被測試的所述D觸發器的時鐘端/數據端提供第一延時輸出信號的第一延時路徑、和用于向被測試的所述D觸發器的數據端/時鐘端提供第二延時輸出信號的第二延時路徑，其中第一延時路徑和第二延時路徑可被動態地配置以使所述第一輸出信號和第二輸出信號之間具有可變的延時差；

振蕩器電路；以及

路徑選擇器，其用于在被測試的所述D觸發器的第三輸出信號在對應所述時鐘端的上升沿時間點與所述數據端在數據上不一致時將相應配置下的所述第一延時路徑和第二延時路徑分別接入所述振蕩器電路，以至于分別地形成用于輸出具有第一周期的第一振蕩輸出信號的第一振蕩環路和用于輸出具有第二周期的第二振蕩輸出信號的第二振蕩環路，其中，所述第一周期和所述第二周期可用來計算或表征相應的所述時序信息。

根據附加或替代實施方案，所述延時產生模塊被配置為，在被測試的所述D觸發器的第三輸出信號在對應所述時鐘端的上升沿時間點與所述數據端在數據上不一致時，固定所述第一延時路徑和第二延時路徑的相應配置。

根據附加或替代實施方案，所述第一延時路徑包括由多個第一延時單元串聯形成的第一延時鏈，所述第二延時路徑包括由多個第二延時單元串聯形成的第二延時鏈，其中，單個所述第一延時單元產生的延時不同于單個所述第二延時單元產生的延時。