[發(fā)明專利]一種D觸發(fā)器的測試電路及其測試方法

在審

• 申請?zhí)枺?/td>: 202010624254.6
• 申請日: 2020-07-01
• 公開（公告）號: CN113884865A
• 公開（公告）日: 2022-01-04
• 發(fā)明（設(shè)計(jì)）人: 王旺;林殷茵
• 申請（專利權(quán)）人: 復(fù)旦大學(xué)
• 主分類號: G01R31/3185
• 分類號: G01R31/3185;G01R31/317;G01R31/3183
• 代理公司: 上海元一成知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 31268
• 代理人: 吳桂琴

1.一種D觸發(fā)器的測試電路，其用于測試數(shù)字集成電路中的D觸發(fā)器的時(shí)序信息，其特征在于，所述測試電路包括：

延時(shí)產(chǎn)生模塊，其包括用于向被測試的所述D觸發(fā)器的時(shí)鐘端/數(shù)據(jù)端提供第一延時(shí)輸出信號的第一延時(shí)路徑、和用于向被測試的所述D觸發(fā)器的數(shù)據(jù)端/時(shí)鐘端提供第二延時(shí)輸出信號的第二延時(shí)路徑，其中第一延時(shí)路徑和第二延時(shí)路徑可被動(dòng)態(tài)地配置以使所述第一輸出信號和第二輸出信號之間具有可變的延時(shí)差；

振蕩器電路；以及

路徑選擇器，其用于在被測試的所述D觸發(fā)器的第三輸出信號在對應(yīng)所述時(shí)鐘端的上升沿時(shí)間點(diǎn)與所述數(shù)據(jù)端在數(shù)據(jù)上不一致時(shí)、將相應(yīng)配置下的所述第一延時(shí)路徑和第二延時(shí)路徑分別接入所述振蕩器電路，以至于分別地形成用于輸出具有第一周期的第一振蕩輸出信號的第一振蕩環(huán)路和用于輸出具有第二周期的第二振蕩輸出信號的第二振蕩環(huán)路，其中，所述第一周期和所述第二周期可用于計(jì)算或表征相應(yīng)的所述時(shí)序信息。

2.如權(quán)利要求1所述的D觸發(fā)器的測試電路，其特征在于，所述延時(shí)產(chǎn)生模塊被配置為，在被測試的所述D觸發(fā)器的第三輸出信號在對應(yīng)所述時(shí)鐘端的上升沿時(shí)間點(diǎn)與所述數(shù)據(jù)端在數(shù)據(jù)上不一致時(shí)，固定所述第一延時(shí)路徑和第二延時(shí)路徑的相應(yīng)配置。

3.如權(quán)利要求1或2所述的D觸發(fā)器的測試電路，其特征在于，所述第一延時(shí)路徑包括由多個(gè)第一延時(shí)單元串聯(lián)形成的第一延時(shí)鏈，所述第二延時(shí)路徑包括由多個(gè)第二延時(shí)單元串聯(lián)形成的第二延時(shí)鏈，其中，單個(gè)所述第一延時(shí)單元產(chǎn)生的延時(shí)不同于單個(gè)所述第二延時(shí)單元產(chǎn)生的延時(shí)。

4.如權(quán)利要求3所述的D觸發(fā)器的測試電路，其特征在于，所述第一延時(shí)路徑還包括對應(yīng)所述第一延時(shí)鏈設(shè)置的第一選擇器，其中，所述第一選擇器可被偏置不同的第一配置控制信號以在所述第一延時(shí)鏈中選擇不同個(gè)數(shù)的第一延時(shí)單元配置為有效，以至于實(shí)現(xiàn)所述第一延時(shí)路徑被動(dòng)態(tài)地配置；

所述第二延時(shí)路徑還包括對應(yīng)所述第二延時(shí)鏈設(shè)置的第二選擇器，其中，所述第二選擇器可被偏置不同的第二配置控制信號以在所述第二延時(shí)鏈中選擇不同個(gè)數(shù)的第二延時(shí)單元配置為有效，以至于實(shí)現(xiàn)所述第二延時(shí)路徑被動(dòng)態(tài)地配置。

5.如權(quán)利要求3所述的D觸發(fā)器的測試電路，其特征在于，所述第一延時(shí)單元和第二延時(shí)單元分別為第一反相器和第二反相器。

6.如權(quán)利要求5所述的D觸發(fā)器的測試電路，其特征在于，所述第一反相器的PMOS管和NMOS管分別與所述第二反相器的PMOS管和NMOS管具有相同的柵寬但具有不同的柵長。

7.如權(quán)利要求1所述的D觸發(fā)器的測試電路，其特征在于，所述延時(shí)產(chǎn)生模塊還包括第三選擇器，其被配置為，在需要測試所述時(shí)序信息的建立時(shí)間的情況下選擇將所述第一延時(shí)輸出信號和所述第二延時(shí)輸出信號分別提供至所述時(shí)鐘端和數(shù)據(jù)端、在需要測試所述時(shí)序信息的保持時(shí)間的情況下選擇將所述第一延時(shí)輸出信號和所述第二延時(shí)輸出信號分別提供至所述數(shù)據(jù)端和時(shí)鐘端。

8.如權(quán)利要求1所述的D觸發(fā)器的測試電路，其特征在于，所述測試電路還包括：

輸出模塊，其用于接收所述第一振蕩輸出信號并輸出用于放大所述第一周期的第四輸出信息、接收所述第二振蕩輸出信號并輸出用于放大所述第二周期的第五輸出信息，其中，所述第四輸出信息和第五輸出信息用于計(jì)算得到相應(yīng)的時(shí)序信息。

9.如權(quán)利要求8所述的D觸發(fā)器的測試電路，其特征在于，所述輸出模塊包括分頻器。

10.如權(quán)利要求1所述的D觸發(fā)器的測試電路，其特征在于，在所述第一振蕩環(huán)路或所述第二振蕩環(huán)路穩(wěn)定工作的情況下通過與門輸出所述第一振蕩輸出信號或第二振蕩輸出信號。

11.如權(quán)利要求1所述的D觸發(fā)器的測試電路，其特征在于，所述時(shí)序信息包括建立時(shí)間和/或保持時(shí)間。