[發(fā)明專利]具有上電復(fù)位信號波形可調(diào)功能的FPGA裝置

有效

• 申請?zhí)枺?/td>: 202010622773.9
• 申請日: 2020-07-01
• 公開（公告）號: CN111753487B
• 公開（公告）日: 2022-03-22
• 發(fā)明（設(shè)計）人: 單悅爾;徐彥峰;范繼聰;張艷飛;閆華
• 申請（專利權(quán)）人: 無錫中微億芯有限公司
• 主分類號: G06F30/343
• 分類號: G06F30/343
• 代理公司: 無錫華源專利商標事務(wù)所(普通合伙) 32228
• 代理人: 過顧佳;聶啟新

本申請公開了一種具有上電復(fù)位信號波形可調(diào)功能的FPGA裝置，涉及FPGA技術(shù)領(lǐng)域，該FPGA裝置中包括FPGA裸片，F(xiàn)PGA裸片內(nèi)包括上電復(fù)位電路、用電電路以及復(fù)位信號控制模塊，復(fù)位信號控制模塊的輸入端連接上電復(fù)位電路的輸出端并獲取上電復(fù)位電路輸出的第一上電復(fù)位脈沖信號，復(fù)位信號控制模塊從控制端獲取到的若干個控制信號中選擇一個控制信號用于調(diào)整第一上電復(fù)位脈沖信號的波形得到第二上電復(fù)位脈沖信號輸出給用電電路，據(jù)以影響FPGA裸片內(nèi)用電電路的上電過程，復(fù)位信號控制模塊的控制信號的來源多樣，從而可以實現(xiàn)多樣化的上電復(fù)位可控，包括但不限于順序可控、時長可控以及外部可控。

技術(shù)領(lǐng)域

本發(fā)明涉及FPGA技術(shù)領(lǐng)域，尤其是一種具有上電復(fù)位信號波形可調(diào)功能的FPGA裝置。

背景技術(shù)

FPGA(Field Programmable Gate Array，現(xiàn)場可編程邏輯門陣列)是一種硬件可編程的邏輯器件，廣泛應(yīng)用于移動通信、數(shù)據(jù)中心、導(dǎo)航制導(dǎo)和自動駕駛等領(lǐng)域。FPGA在上電階段由于電源信號并不能立馬達到工作電壓，為保持FPGA內(nèi)部工作狀態(tài)，通常會在FPGA內(nèi)部設(shè)計上電復(fù)位(Power-On Reset，POR)電路產(chǎn)生上電復(fù)位脈沖信號，保證FPGA內(nèi)部電路在上電過程中的狀態(tài)正確，但現(xiàn)有的上電復(fù)位電路的電路結(jié)構(gòu)通常是固定的，產(chǎn)生的上電復(fù)位脈沖信號也是固定不變的，靈活性較差。

發(fā)明內(nèi)容

本發(fā)明人針對上述問題及技術(shù)需求，提出了一種具有上電復(fù)位信號波形可調(diào)功能的FPGA裝置，本發(fā)明的技術(shù)方案如下：

一種具有上電復(fù)位信號波形可調(diào)功能的FPGA裝置，該FPGA裝置中包括FPGA裸片，F(xiàn)PGA裸片內(nèi)包括上電復(fù)位電路、用電電路以及復(fù)位信號控制模塊，上電復(fù)位電路的輸入端連接電源、輸出端輸出第一上電復(fù)位脈沖信號，復(fù)位信號控制模塊的輸入端連接上電復(fù)位電路的輸出端并獲取第一上電復(fù)位脈沖信號，復(fù)位信號控制模塊的輸出端連接用電電路，復(fù)位信號控制模塊的控制端獲取若干個控制信號，復(fù)位信號控制模塊從獲取到的若干個控制信號中選擇一個控制信號，并根據(jù)選定的控制信號調(diào)整第一上電復(fù)位脈沖信號的波形得到第二上電復(fù)位脈沖信號，并將第二上電復(fù)位脈沖信號輸出給用電電路，用電電路根據(jù)第二上電復(fù)位脈沖信號進行上電，復(fù)位信號控制模塊獲取到的控制信號來自于上電復(fù)位電路或者FPGA裸片的外部。

其進一步的技術(shù)方案為，復(fù)位信號控制模塊對第一上電復(fù)位脈沖信號的波形的調(diào)整包括改變波形寬度、改變波形的上升沿時刻、改變波形的下降沿時刻、改變波形的上升沿的陡度、改變波形的下降沿的陡度中的至少一種。

其進一步的技術(shù)方案為，F(xiàn)PGA裝置還包括基板和硅連接層，基板、硅連接層和FPGA裸片從下至上依次層疊設(shè)置，硅連接層中布設(shè)有硅連接層邏輯電路，則復(fù)位信號控制模塊的控制端連接硅連接層邏輯電路，復(fù)位信號控制模塊獲取到的來自FPGA裸片的外部的控制信號包括硅連接層邏輯電路產(chǎn)生的控制信號。

其進一步的技術(shù)方案為，F(xiàn)PGA裝置內(nèi)部還包括基板和硅連接層，F(xiàn)PGA裝置內(nèi)部包括若干個FPGA裸片，基板、硅連接層和FPGA裸片從下至上依次層疊設(shè)置，各個FPGA裸片均層疊設(shè)置在硅連接層上且硅連接層覆蓋所有的FPGA裸片，則FPGA裸片內(nèi)的復(fù)位信號控制模塊的控制端還通過硅連接層內(nèi)的跨裸片連線連接至其他FPGA裸片，復(fù)位信號控制模塊獲取到的來自FPGA裸片的外部的控制信號包括其他FPGA裸片產(chǎn)生的控制信號。

其進一步的技術(shù)方案為，其他FPGA裸片產(chǎn)生的控制信號包括其他FPGA裸片內(nèi)部的上電復(fù)位電路產(chǎn)生的第一上電復(fù)位脈沖信號、其他FPGA裸片內(nèi)部的復(fù)位信號控制模塊產(chǎn)生的第二上電復(fù)位脈沖信號，以及其他FPGA裸片內(nèi)部的其他控制信號中的至少一種。