[發(fā)明專利]一種具有互連測試功能的多裸片F(xiàn)PGA

有效

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• 申請日: 2020-07-01
• 公開（公告）號: CN111722097B
• 公開（公告）日: 2022-02-18
• 發(fā)明（設(shè)計(jì)）人: 單悅爾;徐彥峰;范繼聰;張艷飛;閆華
• 申請（專利權(quán)）人: 無錫中微億芯有限公司
• 主分類號: G01R31/3185
• 分類號: G01R31/3185
• 代理公司: 無錫華源專利商標(biāo)事務(wù)所(普通合伙) 32228
• 代理人: 過顧佳;聶啟新

本申請公開了一種具有互連測試功能的多裸片F(xiàn)PGA，涉及FPGA技術(shù)領(lǐng)域，該多裸片F(xiàn)PGA利用硅連接層集成多個(gè)FPGA裸片，減少加工難度，提高芯片生產(chǎn)良率，加快設(shè)計(jì)速度；同時(shí)在每個(gè)FPGA裸片內(nèi)部利用邏輯資源模塊配置形成的激勵(lì)產(chǎn)生電路、測試響應(yīng)分析電路以及邊界掃描細(xì)胞結(jié)構(gòu)以構(gòu)建內(nèi)部的測試電路，在對FPGA裸片和硅連接層封裝完成后，利用各個(gè)FPGA裸片內(nèi)部的測試電路即能完成對FPGA裸片間在硅連接層的信號互連測試，確保封裝形成的多裸片F(xiàn)PGA的功能正常，保證多裸片F(xiàn)PGA的性能。

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，尤其是一種具有互連測試功能的多裸片F(xiàn)PGA。

背景技術(shù)

FPGA(Field Programmable Gate Array，現(xiàn)場可編程邏輯門陣列)是一種硬件可編程的邏輯器件，廣泛應(yīng)用于移動(dòng)通信、數(shù)據(jù)中心、導(dǎo)航制導(dǎo)和自動(dòng)駕駛等領(lǐng)域。隨著新型應(yīng)用對帶寬、存儲和數(shù)據(jù)處理能力的需求不斷提高，對FPGA的規(guī)模、功能性和穩(wěn)定性的要求也越來越高，對FPGA的設(shè)計(jì)和生產(chǎn)提出了新的要求。

發(fā)明內(nèi)容

本發(fā)明人針對上述問題及技術(shù)需求，提出了一種具有互連測試功能的多裸片F(xiàn)PGA，該多裸片F(xiàn)PGA包括基板、層疊設(shè)置在基板上的硅連接層以及層疊設(shè)置在硅連接層上的若干個(gè)FPGA裸片，硅連接層覆蓋所有的FPGA裸片；

每個(gè)FPGA裸片上包括邏輯資源模塊、硅堆疊連接模塊以及連接點(diǎn)引出端，F(xiàn)PGA裸片內(nèi)部通過邏輯資源模塊配置形成裸片功能模塊，每個(gè)硅堆疊連接模塊內(nèi)包括若干個(gè)硅堆疊連接點(diǎn)，硅堆疊連接點(diǎn)配置為FPGA裸片的輸入硅堆疊連接點(diǎn)或輸出硅堆疊連接點(diǎn)，F(xiàn)PGA裸片的輸入硅堆疊連接點(diǎn)和輸出硅堆疊連接點(diǎn)均與內(nèi)部的裸片功能模塊相連；硅堆疊連接點(diǎn)通過重布線層內(nèi)的頂層金屬線與相應(yīng)的連接點(diǎn)引出端相連；硅連接層內(nèi)部布設(shè)有跨裸片連線，不同F(xiàn)PGA裸片中的連接點(diǎn)引出端之間通過硅連接層內(nèi)的跨裸片連線相連，使得每個(gè)FPGA裸片內(nèi)部的輸出硅堆疊連接點(diǎn)與其他FPGA裸片內(nèi)部的輸入硅堆疊連接點(diǎn)之間形成互連路徑、內(nèi)部的輸入硅堆疊連接點(diǎn)與其他FPGA裸片內(nèi)部的輸出硅堆疊連接點(diǎn)之間形成互連路徑；

每個(gè)FPGA裸片內(nèi)部還包括通過邏輯資源模塊配置形成的激勵(lì)產(chǎn)生電路、測試響應(yīng)分析電路以及邊界掃描細(xì)胞結(jié)構(gòu)，每個(gè)邊界掃描細(xì)胞結(jié)構(gòu)包括數(shù)據(jù)輸入端、數(shù)據(jù)輸出端、掃描輸入端和掃描輸出端，每個(gè)邊界掃描細(xì)胞結(jié)構(gòu)分別與一個(gè)硅堆疊連接點(diǎn)對應(yīng)，與輸入硅堆疊連接點(diǎn)對應(yīng)的邊界掃描細(xì)胞結(jié)構(gòu)的數(shù)據(jù)輸入端連接輸入硅堆疊連接點(diǎn)、數(shù)據(jù)輸出端連接裸片功能模塊；與輸出硅堆疊連接點(diǎn)對應(yīng)的邊界掃描細(xì)胞結(jié)構(gòu)的數(shù)據(jù)輸出端連接輸出硅堆疊連接點(diǎn)、數(shù)據(jù)輸入端連接裸片功能模塊；與輸出硅堆疊連接點(diǎn)相連的邊界掃描細(xì)胞結(jié)構(gòu)之間通過掃描輸入端和掃描輸出端依次串聯(lián)形成輸出邊界掃描測試鏈，輸出邊界掃描測試鏈中第一個(gè)邊界掃描細(xì)胞結(jié)構(gòu)的掃描輸入端連接激勵(lì)產(chǎn)生電路，與輸入硅堆疊連接點(diǎn)相連的邊界掃描細(xì)胞結(jié)構(gòu)之間通過掃描輸入端和掃描輸出端依次串聯(lián)形成輸入邊界掃描測試鏈，輸入邊界掃描測試鏈中最后一個(gè)邊界掃描細(xì)胞結(jié)構(gòu)的掃描輸出端連接測試響應(yīng)分析電路；多裸片F(xiàn)PGA通過各個(gè)FPGA裸片內(nèi)部的激勵(lì)產(chǎn)生電路利用內(nèi)部的輸出邊界掃描測試鏈進(jìn)行測試激勵(lì)傳輸、通過各個(gè)FPGA裸片內(nèi)部的測試響應(yīng)分析電路利用內(nèi)部的輸入邊界掃描測試鏈進(jìn)行測試結(jié)果捕獲從而完成對內(nèi)部所有互連路徑的測試。

其進(jìn)一步的技術(shù)方案為，F(xiàn)PGA裸片內(nèi)部通過邏輯資源模塊配置形成若干個(gè)激勵(lì)產(chǎn)生電路以及若干個(gè)測試響應(yīng)分析電路，則FPGA裸片內(nèi)部還通過邏輯資源模塊配置形成激勵(lì)控制電路以及測試控制電路，每個(gè)硅堆疊連接模塊分別對應(yīng)若干個(gè)激勵(lì)產(chǎn)生電路以及若干個(gè)測試響應(yīng)分析電路，與硅堆疊連接模塊內(nèi)部的輸出硅堆疊連接點(diǎn)相連的邊界掃描細(xì)胞結(jié)構(gòu)串聯(lián)形成若干個(gè)輸出邊界掃描測試鏈并分別連接至若干個(gè)激勵(lì)產(chǎn)生電路，與硅堆疊連接模塊內(nèi)部的輸入硅堆疊連接點(diǎn)相連的邊界掃描細(xì)胞結(jié)構(gòu)串聯(lián)形成若干個(gè)輸入邊界掃描測試鏈并分別連接至若干個(gè)測試響應(yīng)分析電路；FPGA裸片內(nèi)部的所有激勵(lì)產(chǎn)生電路的對應(yīng)控制引腳分別相連并連接至激勵(lì)控制電路，所有測試響應(yīng)分析電路的對應(yīng)控制引腳分別相連并連接至測試控制電路。