[發(fā)明專利]一種具有互連測(cè)試功能的多裸片F(xiàn)PGA

有效

• 申請(qǐng)?zhí)枺?/td>: 202010622771.X
• 申請(qǐng)日: 2020-07-01
• 公開（公告）號(hào): CN111722097B
• 公開（公告）日: 2022-02-18
• 發(fā)明（設(shè)計(jì)）人: 單悅爾;徐彥峰;范繼聰;張艷飛;閆華
• 申請(qǐng)（專利權(quán)）人: 無錫中微億芯有限公司
• 主分類號(hào): G01R31/3185
• 分類號(hào): G01R31/3185
• 代理公司: 無錫華源專利商標(biāo)事務(wù)所(普通合伙) 32228
• 代理人: 過顧佳;聶啟新

1.一種具有互連測(cè)試功能的多裸片F(xiàn)PGA，其特征在于，所述多裸片F(xiàn)PGA包括基板、層疊設(shè)置在所述基板上的硅連接層以及層疊設(shè)置在所述硅連接層上的若干個(gè)FPGA裸片，所述硅連接層覆蓋所有的FPGA裸片；

每個(gè)FPGA裸片上包括邏輯資源模塊、硅堆疊連接模塊以及連接點(diǎn)引出端，所述FPGA裸片內(nèi)部通過邏輯資源模塊配置形成裸片功能模塊，每個(gè)所述硅堆疊連接模塊內(nèi)包括若干個(gè)硅堆疊連接點(diǎn)，每個(gè)硅堆疊連接點(diǎn)配置為所述FPGA裸片的輸入硅堆疊連接點(diǎn)或輸出硅堆疊連接點(diǎn)，所述FPGA裸片的輸入硅堆疊連接點(diǎn)和輸出硅堆疊連接點(diǎn)均與內(nèi)部的裸片功能模塊相連；所述硅堆疊連接點(diǎn)通過重布線層內(nèi)的頂層金屬線與相應(yīng)的連接點(diǎn)引出端相連；所述硅連接層內(nèi)部布設(shè)有跨裸片連線，不同F(xiàn)PGA裸片中的連接點(diǎn)引出端之間通過所述硅連接層內(nèi)的跨裸片連線相連，使得每個(gè)FPGA裸片內(nèi)部的輸出硅堆疊連接點(diǎn)與其他FPGA裸片內(nèi)部的輸入硅堆疊連接點(diǎn)之間形成互連路徑、內(nèi)部的輸入硅堆疊連接點(diǎn)與其他FPGA裸片內(nèi)部的輸出硅堆疊連接點(diǎn)之間形成互連路徑；

每個(gè)所述FPGA裸片內(nèi)部還包括通過邏輯資源模塊配置形成的激勵(lì)產(chǎn)生電路、測(cè)試響應(yīng)分析電路以及邊界掃描細(xì)胞結(jié)構(gòu)，每個(gè)所述邊界掃描細(xì)胞結(jié)構(gòu)包括數(shù)據(jù)輸入端、數(shù)據(jù)輸出端、掃描輸入端和掃描輸出端，每個(gè)所述邊界掃描細(xì)胞結(jié)構(gòu)分別與一個(gè)硅堆疊連接點(diǎn)對(duì)應(yīng)，與輸入硅堆疊連接點(diǎn)對(duì)應(yīng)的所述邊界掃描細(xì)胞結(jié)構(gòu)的數(shù)據(jù)輸入端連接所述輸入硅堆疊連接點(diǎn)、數(shù)據(jù)輸出端連接裸片功能模塊；與輸出硅堆疊連接點(diǎn)對(duì)應(yīng)的所述邊界掃描細(xì)胞結(jié)構(gòu)的數(shù)據(jù)輸出端連接所述輸出硅堆疊連接點(diǎn)、數(shù)據(jù)輸入端連接裸片功能模塊；與輸出硅堆疊連接點(diǎn)相連的邊界掃描細(xì)胞結(jié)構(gòu)之間通過掃描輸入端和掃描輸出端依次串聯(lián)形成輸出邊界掃描測(cè)試鏈，所述輸出邊界掃描測(cè)試鏈中第一個(gè)邊界掃描細(xì)胞結(jié)構(gòu)的掃描輸入端連接所述激勵(lì)產(chǎn)生電路，與輸入硅堆疊連接點(diǎn)相連的邊界掃描細(xì)胞結(jié)構(gòu)之間通過掃描輸入端和掃描輸出端依次串聯(lián)形成輸入邊界掃描測(cè)試鏈，所述輸入邊界掃描測(cè)試鏈中最后一個(gè)邊界掃描細(xì)胞結(jié)構(gòu)的掃描輸出端連接所述測(cè)試響應(yīng)分析電路；所述多裸片F(xiàn)PGA通過各個(gè)FPGA裸片內(nèi)部的激勵(lì)產(chǎn)生電路利用內(nèi)部的輸出邊界掃描測(cè)試鏈進(jìn)行測(cè)試激勵(lì)傳輸、通過各個(gè)FPGA裸片內(nèi)部的測(cè)試響應(yīng)分析電路利用內(nèi)部的輸入邊界掃描測(cè)試鏈進(jìn)行測(cè)試結(jié)果捕獲從而完成對(duì)內(nèi)部所有互連路徑的測(cè)試，包括：第一FPGA裸片內(nèi)的激勵(lì)產(chǎn)生電路將測(cè)試激勵(lì)通過所述第一FPGA裸片內(nèi)的輸出邊界掃描測(cè)試鏈傳輸?shù)脚c各個(gè)輸出硅堆疊連接點(diǎn)相連的邊界掃描細(xì)胞結(jié)構(gòu)，測(cè)試激勵(lì)通過互連路徑傳送到第二FPGA裸片中相應(yīng)的輸入硅堆疊連接點(diǎn)相連的邊界掃描細(xì)胞結(jié)構(gòu)形成測(cè)試結(jié)果，所述測(cè)試結(jié)果通過所述第二FPGA裸片內(nèi)的輸入邊界掃描測(cè)試鏈傳輸?shù)剿龅诙﨔PGA裸片內(nèi)的測(cè)試響應(yīng)分析電路。

2.根據(jù)權(quán)利要求1所述的多裸片F(xiàn)PGA，其特征在于，所述FPGA裸片內(nèi)部通過邏輯資源模塊配置形成若干個(gè)激勵(lì)產(chǎn)生電路以及若干個(gè)測(cè)試響應(yīng)分析電路，則所述FPGA裸片內(nèi)部還通過邏輯資源模塊配置形成激勵(lì)控制電路以及測(cè)試控制電路，每個(gè)硅堆疊連接模塊分別對(duì)應(yīng)若干個(gè)激勵(lì)產(chǎn)生電路以及若干個(gè)測(cè)試響應(yīng)分析電路，與所述硅堆疊連接模塊內(nèi)部的輸出硅堆疊連接點(diǎn)相連的邊界掃描細(xì)胞結(jié)構(gòu)串聯(lián)形成若干個(gè)輸出邊界掃描測(cè)試鏈并分別連接至若干個(gè)激勵(lì)產(chǎn)生電路，與所述硅堆疊連接模塊內(nèi)部的輸入硅堆疊連接點(diǎn)相連的邊界掃描細(xì)胞結(jié)構(gòu)串聯(lián)形成若干個(gè)輸入邊界掃描測(cè)試鏈并分別連接至若干個(gè)測(cè)試響應(yīng)分析電路；所述FPGA裸片內(nèi)部的所有激勵(lì)產(chǎn)生電路的對(duì)應(yīng)控制引腳分別相連并連接至所述激勵(lì)控制電路，所有測(cè)試響應(yīng)分析電路的對(duì)應(yīng)控制引腳分別相連并連接至所述測(cè)試控制電路。