[發(fā)明專利]一種利用測(cè)試裸片進(jìn)行測(cè)試的硅連接層測(cè)試電路

有效

• 申請(qǐng)?zhí)枺?/td>: 202010620243.0
• 申請(qǐng)日: 2020-07-01
• 公開（公告）號(hào): CN111710659B
• 公開（公告）日: 2021-10-22
• 發(fā)明（設(shè)計(jì)）人: 范繼聰;徐彥峰;單悅爾;閆華;張艷飛
• 申請(qǐng)（專利權(quán)）人: 無錫中微億芯有限公司
• 主分類號(hào): H01L23/544
• 分類號(hào): H01L23/544;H01L21/66;H01L21/67
• 代理公司: 無錫華源專利商標(biāo)事務(wù)所(普通合伙) 32228
• 代理人: 過顧佳;聶啟新

本申請(qǐng)?zhí)峁┝艘环N利用測(cè)試裸片進(jìn)行測(cè)試的硅連接層測(cè)試電路，涉及半導(dǎo)體技術(shù)領(lǐng)域，在測(cè)試裸片內(nèi)部布設(shè)JTAG控制邏輯和邊界掃描測(cè)試鏈以形成測(cè)試電路，測(cè)試裸片與硅連接層表面布設(shè)相同排布方式的連接點(diǎn)，使得測(cè)試裸片置于載體上與硅連接層表面貼合時(shí)即能實(shí)現(xiàn)連接點(diǎn)之間的對(duì)接，從而可以利用測(cè)試裸片內(nèi)部的測(cè)試電路完成對(duì)硅連接層內(nèi)信號(hào)通路結(jié)構(gòu)的測(cè)試激勵(lì)傳輸以及測(cè)試結(jié)果捕獲，可以輕松實(shí)現(xiàn)對(duì)硅連接層的測(cè)試以在裝配前對(duì)硅連接層進(jìn)行快速篩選，保證后期可以采用功能正常的硅連接層與裸片組裝形成正常的多裸片硅堆疊互連結(jié)構(gòu)，以保證生產(chǎn)良率。

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，尤其是一種利用測(cè)試裸片進(jìn)行測(cè)試的硅連接層測(cè)試電路。

背景技術(shù)

FPGA（Field Programmable Gate Array，現(xiàn)場(chǎng)可編程邏輯門陣列）是一種硬件可編程的邏輯器件，除了應(yīng)用于移動(dòng)通信、數(shù)據(jù)中心等領(lǐng)域，還廣泛應(yīng)用于集成電路設(shè)計(jì)中的原型驗(yàn)證，能夠有效驗(yàn)證電路功能的正確性，同時(shí)加快電路設(shè)計(jì)速度。原型驗(yàn)證需要利用FPGA內(nèi)部的可編程邏輯資源實(shí)現(xiàn)電路設(shè)計(jì)，隨著集成電路規(guī)模的不斷增大及復(fù)雜功能的實(shí)現(xiàn)，對(duì)FPGA的可編程邏輯資源的數(shù)量的需求不斷提高，后續(xù)技術(shù)發(fā)展和需求的不斷增加，F(xiàn)PGA可編程資源數(shù)量會(huì)成為更大的瓶頸，給該行業(yè)發(fā)展提出更大的挑戰(zhàn)。FPGA規(guī)模的增加代表芯片面積不斷增大，這樣會(huì)導(dǎo)致芯片加工難度的提高以及芯片生產(chǎn)良率的降低。

目前也有部分專利提出了通過硅堆疊互連技術(shù)（SSI）來進(jìn)行芯片互連設(shè)計(jì)的方法，在這過程中需要使用到硅連接層來實(shí)現(xiàn)裸片的信號(hào)互連，但實(shí)際生產(chǎn)中往往出現(xiàn)裝配以后發(fā)現(xiàn)硅連接層功能異常導(dǎo)致整個(gè)FPGA受影響的情況，生產(chǎn)良率難以保證。

發(fā)明內(nèi)容

本發(fā)明人針對(duì)上述問題及技術(shù)需求，提出了一種利用測(cè)試裸片進(jìn)行測(cè)試的硅連接層測(cè)試電路，硅連接層測(cè)試電路包括測(cè)試裸片以及待測(cè)試的硅連接層；

硅連接層的表面預(yù)置有若干個(gè)連接點(diǎn)，包括硅連接層輸入連接點(diǎn)和硅連接層輸出連接點(diǎn)，硅連接層輸入連接點(diǎn)和硅連接層輸出連接點(diǎn)在硅連接層表面呈陣列結(jié)構(gòu)排布；硅連接層內(nèi)部布設(shè)有連通在硅連接層輸入連接點(diǎn)與相應(yīng)的硅連接層輸出連接點(diǎn)之間的信號(hào)通路結(jié)構(gòu)；

測(cè)試裸片的表面預(yù)置有若干個(gè)裸片輸入連接點(diǎn)和若干個(gè)裸片輸出連接點(diǎn)，裸片輸入連接點(diǎn)和裸片輸出連接點(diǎn)在測(cè)試裸片表面呈陣列結(jié)構(gòu)排布，測(cè)試裸片表面的各個(gè)連接點(diǎn)之間的相對(duì)排布結(jié)構(gòu)與硅連接層上的各個(gè)連接點(diǎn)之間的相對(duì)排布結(jié)構(gòu)匹配；

測(cè)試裸片內(nèi)部還布設(shè)有JTAG控制邏輯以及若干個(gè)邊界掃描細(xì)胞結(jié)構(gòu)，每個(gè)邊界掃描細(xì)胞結(jié)構(gòu)包括數(shù)據(jù)輸入端、數(shù)據(jù)輸出端、掃描輸入端和掃描輸出端，每個(gè)邊界掃描細(xì)胞結(jié)構(gòu)分別與測(cè)試裸片表面的一個(gè)連接點(diǎn)對(duì)應(yīng)，與裸片輸入連接點(diǎn)對(duì)應(yīng)的邊界掃描細(xì)胞結(jié)構(gòu)的數(shù)據(jù)輸入端連接裸片輸入連接點(diǎn)，與裸片輸出連接點(diǎn)對(duì)應(yīng)的邊界掃描細(xì)胞結(jié)構(gòu)的數(shù)據(jù)輸出端連接裸片輸出連接點(diǎn)；各個(gè)邊界掃描細(xì)胞結(jié)構(gòu)分別通過掃描輸入端和掃描輸出端與相鄰的邊界掃描細(xì)胞結(jié)構(gòu)相連，使得各個(gè)邊界掃描細(xì)胞結(jié)構(gòu)依次串聯(lián)形成邊界掃描測(cè)試鏈，形成的邊界掃描測(cè)試鏈的兩端連接至JTAG控制邏輯；

測(cè)試裸片布置在載體上且表面的連接點(diǎn)分別與硅連接層表面的連接點(diǎn)貼合，各個(gè)裸片輸入連接點(diǎn)分別與各個(gè)硅連接層輸出連接點(diǎn)對(duì)接，各個(gè)裸片輸出連接點(diǎn)分別與各個(gè)硅連接層輸入連接點(diǎn)對(duì)接；測(cè)試裸片內(nèi)部的JTAG控制邏輯通過邊界掃描測(cè)試鏈對(duì)硅連接層中的連接點(diǎn)進(jìn)行測(cè)試激勵(lì)傳輸以及測(cè)試結(jié)果捕獲實(shí)現(xiàn)對(duì)硅連接層內(nèi)部信號(hào)通路結(jié)構(gòu)的測(cè)試。

其進(jìn)一步的技術(shù)方案為，測(cè)試裸片內(nèi)的JTAG控制邏輯將測(cè)試激勵(lì)通過邊界掃描測(cè)試鏈傳輸?shù)脚c各個(gè)裸片輸出連接點(diǎn)相連的邊界掃描細(xì)胞結(jié)構(gòu)從而傳輸?shù)较鄳?yīng)的硅連接層輸入連接點(diǎn)，測(cè)試激勵(lì)通過硅連接層內(nèi)部連接點(diǎn)之間的信號(hào)通路結(jié)構(gòu)傳送到相應(yīng)的硅連接層輸出連接點(diǎn)并傳輸?shù)较鄳?yīng)的裸片輸入連接點(diǎn)連接的邊界掃描細(xì)胞結(jié)構(gòu)形成測(cè)試結(jié)果，測(cè)試結(jié)果通過邊界掃描測(cè)試鏈傳輸?shù)絁TAG控制邏輯。

其進(jìn)一步的技術(shù)方案為，硅連接層測(cè)試電路包括若干個(gè)測(cè)試裸片，各個(gè)測(cè)試裸片均布置在載體上且表面的連接點(diǎn)分別與硅連接層表面相應(yīng)的連接點(diǎn)貼合，所有測(cè)試裸片覆蓋硅連接層表面所有連接點(diǎn)；