[發明專利]一種利用測試裸片進行測試的硅連接層測試電路

有效

• 申請號: 202010620243.0
• 申請日: 2020-07-01
• 公開（公告）號: CN111710659B
• 公開（公告）日: 2021-10-22
• 發明（設計）人: 范繼聰;徐彥峰;單悅爾;閆華;張艷飛
• 申請（專利權）人: 無錫中微億芯有限公司
• 主分類號: H01L23/544
• 分類號: H01L23/544;H01L21/66;H01L21/67
• 代理公司: 無錫華源專利商標事務所(普通合伙) 32228
• 代理人: 過顧佳;聶啟新

1.一種利用測試裸片進行測試的硅連接層測試電路，其特征在于，所述硅連接層測試電路包括測試裸片以及待測試的硅連接層；

所述硅連接層的表面預置有若干個連接點，包括硅連接層輸入連接點和硅連接層輸出連接點，硅連接層輸入連接點和硅連接層輸出連接點在所述硅連接層表面呈陣列結構排布；所述硅連接層內部布設有連通在硅連接層輸入連接點與相應的硅連接層輸出連接點之間的信號通路結構；

所述測試裸片的表面預置有若干個裸片輸入連接點和若干個裸片輸出連接點，裸片輸入連接點和裸片輸出連接點在所述測試裸片表面呈陣列結構排布，所述測試裸片表面的各個連接點之間的相對排布結構與所述硅連接層上的各個連接點之間的相對排布結構匹配；

所述測試裸片內部還布設有JTAG控制邏輯以及若干個邊界掃描細胞結構，每個所述邊界掃描細胞結構包括數據輸入端、數據輸出端、掃描輸入端和掃描輸出端，每個所述邊界掃描細胞結構分別與所述測試裸片表面的一個連接點對應，與裸片輸入連接點對應的邊界掃描細胞結構的數據輸入端連接所述裸片輸入連接點，與裸片輸出連接點對應的所述邊界掃描細胞結構的數據輸出端連接所述裸片輸出連接點；各個邊界掃描細胞結構分別通過掃描輸入端和掃描輸出端與相鄰的邊界掃描細胞結構相連，使得各個所述邊界掃描細胞結構依次串聯形成邊界掃描測試鏈，形成的所述邊界掃描測試鏈的兩端連接至所述JTAG控制邏輯；

所述測試裸片布置在載體上且表面的連接點分別與所述硅連接層表面的連接點貼合，各個裸片輸入連接點分別與各個硅連接層輸出連接點對接，各個裸片輸出連接點分別與各個硅連接層輸入連接點對接；所述測試裸片內部的所述JTAG控制邏輯通過所述邊界掃描測試鏈對所述硅連接層中的連接點進行測試激勵傳輸以及測試結果捕獲實現對所述硅連接層內部信號通路結構的測試。

2.根據權利要求1所述的硅連接層測試電路，其特征在于，所述測試裸片內的JTAG控制邏輯將測試激勵通過所述邊界掃描測試鏈傳輸到與各個裸片輸出連接點相連的邊界掃描細胞結構從而傳輸到相應的硅連接層輸入連接點，測試激勵通過所述硅連接層內部連接點之間的信號通路結構傳送到相應的硅連接層輸出連接點并傳輸到相應的裸片輸入連接點連接的邊界掃描細胞結構形成測試結果，所述測試結果通過所述邊界掃描測試鏈傳輸到所述JTAG控制邏輯。

3.根據權利要求2所述的硅連接層測試電路，其特征在于，所述硅連接層測試電路包括若干個所述測試裸片，各個測試裸片均布置在所述載體上且表面的連接點分別與所述硅連接層表面相應的連接點貼合，所有測試裸片覆蓋所述硅連接層表面所有連接點；

任意的第一測試裸片內的JTAG控制邏輯將測試激勵通過所述邊界掃描測試鏈傳輸到與各個裸片輸出連接點相連的邊界掃描細胞結構從而傳輸到相應的硅連接層輸入連接點，測試激勵通過所述硅連接層內部連接點之間的信號通路結構傳送到相應的硅連接層輸出連接點并傳輸到相應的第二測試裸片中的裸片輸入連接點連接的邊界掃描細胞結構形成測試結果，所述測試結果通過所述第二測試裸片中所述邊界掃描測試鏈傳輸到所述第二測試裸片中的JTAG控制邏輯，若干個測試裸片共同完成對所述硅連接層的測試。

4.根據權利要求3所述的硅連接層測試電路，其特征在于，每個所述測試裸片還設置有連接內部的JTAG控制邏輯的測試接口，所述測試接口至少包括數據輸入端和數據輸出端，則各個測試裸片內部的JTAG控制邏輯通過數據輸入口和數據輸出口依次串聯。

5.根據權利要求2所述的硅連接層測試電路，其特征在于，所述測試裸片內部還設置有連接至所述邊界掃描測試鏈的激勵產生電路和測試響應分析電路，所述JTAG控制邏輯根據所述激勵產生電路產生的測試向量產生所述測試激勵，所述JTAG控制邏輯獲取所述測試結果后傳輸給所述測試響應分析電路比較測試向量對應的預期測試結果以及實際獲取到的測試結果完成對所述硅連接層的測試。