[發明專利]一種具有內建測試電路的通用結構的硅連接層

有效

• 申請號: 202010620204.0
• 申請日: 2020-07-01
• 公開（公告）號: CN111722096B
• 公開（公告）日: 2022-02-18
• 發明（設計）人: 單悅爾;徐彥峰;范繼聰;張艷飛;閆華
• 申請（專利權）人: 無錫中微億芯有限公司
• 主分類號: G01R31/3185
• 分類號: G01R31/3185
• 代理公司: 無錫華源專利商標事務所(普通合伙) 32228
• 代理人: 過顧佳;聶啟新

本申請公開了一種具有內建測試電路的通用結構的硅連接層，涉及半導體技術領域，該硅連接層表面布設若干個硅連接層輸入連接點和硅連接層輸出連接點，硅連接層內部布設有JTAG控制邏輯和邊界掃描測試鏈以形成測試電路，邊界掃描測試鏈內部包括依次串聯后連接到JTAG控制邏輯的若干個邊界掃描細胞結構，每個邊界掃描細胞結構連接相應的連接點；JTAG控制邏輯通過邊界掃描測試鏈即可以完成測試激勵傳輸以及測試結果捕獲，可以實現對硅連接層的測試以在裝配前對硅連接層進行快速篩選，保證后期可以采用功能正常的硅連接層與裸片組裝形成正常的多裸片硅堆疊互連結構，以保證生產良率。

技術領域

本發明涉及半導體技術領域，尤其是一種具有內建測試電路的通用結構的硅連接層。

背景技術

FPGA(Field Programmable Gate Array，現場可編程邏輯門陣列)是一種硬件可編程的邏輯器件，除了應用于移動通信、數據中心等領域，還廣泛應用于集成電路設計中的原型驗證，能夠有效驗證電路功能的正確性，同時加快電路設計速度。原型驗證需要利用FPGA內部的可編程邏輯資源實現電路設計，隨著集成電路規模的不斷增大及復雜功能的實現，對FPGA的可編程邏輯資源的數量的需求不斷提高，后續技術發展和需求的不斷增加，FPGA可編程資源數量會成為更大的瓶頸，給該行業發展提出更大的挑戰。FPGA規模的增加代表芯片面積不斷增大，這樣會導致芯片加工難度的提高以及芯片生產良率的降低。

目前也有部分專利提出了通過硅堆疊互連技術(SSI)來進行芯片互連設計的方法，在這過程中需要使用到硅連接層來實現裸片的信號互連，但實際生產中往往出現裝配以后發現硅連接層功能異常導致整個FPGA受影響的情況，生產良率難以保證。

發明內容

本發明人針對上述問題及技術需求，提出了一種具有內建測試電路的通用結構的硅連接層，該硅連接層的表面預置有若干個連接點，包括硅連接層輸入連接點和硅連接層輸出連接點，硅連接層內部布設有連通在硅連接層輸入連接點與相應的硅連接層輸出連接點之間的信號通路結構；

硅連接層內部布設有JTAG控制邏輯和若干個邊界掃描細胞結構，每個邊界掃描細胞結構包括數據輸入端、數據輸出端、掃描輸入端和掃描輸出端，每個邊界掃描細胞結構分別與一個連接點對應且連接在連接點與相應的信號通路結構之間，與硅連接層輸入連接點對應的邊界掃描細胞結構的數據輸入端連接硅連接層輸入連接點、數據輸出端連接硅連接層輸入連接點對應的信號通路結構；與硅連接層輸出連接點對應的邊界掃描細胞結構的數據輸出端連接硅連接層輸出連接點、數據輸入端連接硅連接層輸出連接點對應的信號通路結構；

每個邊界掃描細胞結構分別通過掃描輸入端和掃描輸出端與相鄰的邊界掃描細胞結構相連，使得各個邊界掃描細胞結構依次串聯形成邊界掃描測試鏈，形成的邊界掃描測試鏈的兩端連接至JTAG控制邏輯，JTAG控制邏輯通過邊界掃描測試鏈對各個連接點進行測試激勵傳輸以及測試結果捕獲實現對硅連接層的測試。

其進一步的技術方案為，每個邊界掃描細胞結構包括第一多路選擇器、第二多路選擇器、捕獲寄存器和更新寄存器，邊界掃描細胞結構的數據輸入端連接第一多路選擇器的一個輸入端以及第二多路選擇器的一個輸入端，邊界掃描細胞結構的掃描輸入端連接第一多路選擇器的另一個輸入端，第一多路選擇器的輸出端連接捕獲寄存器的輸入端，捕獲寄存器的輸出端連接更新寄存器的輸入端以及邊界掃描細胞結構的掃描輸出端，更新寄存器的輸出端連接第二多路選擇器的另一個輸入端，第二多路選擇器的輸出端連接邊界掃描細胞結構的數據輸出端。

其進一步的技術方案為，硅連接層內布設有硅連接層配置電路和硅連接層可配置邏輯模塊，硅連接層配置電路連接硅連接層可配置邏輯模塊形成配置鏈，JTAG控制邏輯連接硅連接層配置電路與配置鏈相連，JTAG控制邏輯對配置鏈實現配置下載以及配置回讀。

其進一步的技術方案為，硅連接層可配置邏輯模塊包括可配置有源電路，JTAG控制邏輯先通過硅連接層配置電路配置可配置有源電路形成連接在相應連接點之間的信號通路結構，再通過邊界掃描測試鏈對硅連接層進行測試。