[發明專利]一種具有內建測試電路的通用結構的硅連接層

有效

• 申請號: 202010620204.0
• 申請日: 2020-07-01
• 公開（公告）號: CN111722096B
• 公開（公告）日: 2022-02-18
• 發明（設計）人: 單悅爾;徐彥峰;范繼聰;張艷飛;閆華
• 申請（專利權）人: 無錫中微億芯有限公司
• 主分類號: G01R31/3185
• 分類號: G01R31/3185
• 代理公司: 無錫華源專利商標事務所(普通合伙) 32228
• 代理人: 過顧佳;聶啟新

1.一種具有內建測試電路的通用結構的硅連接層，其特征在于，所述硅連接層的表面預置有若干個連接點，包括硅連接層輸入連接點和硅連接層輸出連接點，所述硅連接層內部布設有連通在硅連接層輸入連接點與相應的硅連接層輸出連接點之間的信號通路結構；

所述硅連接層內部布設有JTAG控制邏輯和若干個邊界掃描細胞結構，每個所述邊界掃描細胞結構包括數據輸入端、數據輸出端、掃描輸入端和掃描輸出端，每個所述邊界掃描細胞結構分別與一個連接點對應且連接在所述連接點與相應的信號通路結構之間，與硅連接層輸入連接點對應的所述邊界掃描細胞結構的數據輸入端連接所述硅連接層輸入連接點、數據輸出端連接所述硅連接層輸入連接點對應的信號通路結構；與硅連接層輸出連接點對應的所述邊界掃描細胞結構的數據輸出端連接所述硅連接層輸出連接點、數據輸入端連接所述硅連接層輸出連接點對應的信號通路結構；

每個所述邊界掃描細胞結構分別通過掃描輸入端和掃描輸出端與相鄰的邊界掃描細胞結構相連，使得各個所述邊界掃描細胞結構依次串聯形成邊界掃描測試鏈，形成的所述邊界掃描測試鏈的兩端連接至所述JTAG控制邏輯，所述JTAG控制邏輯通過所述邊界掃描測試鏈對各個連接點進行測試激勵傳輸以及測試結果捕獲實現對所述硅連接層的測試，包括：所述JTAG控制邏輯將測試激勵通過所述邊界掃描測試鏈傳輸到與各個硅連接層輸入連接點相連的邊界掃描細胞結構，測試激勵通過連接點之間的信號通路結構傳送到相應的硅連接層輸出連接點所連接的邊界掃描細胞結構形成測試結果，所述測試結果通過所述邊界掃描測試鏈傳輸到所述JTAG控制邏輯。

2.根據權利要求1所述的硅連接層，其特征在于，每個所述邊界掃描細胞結構包括第一多路選擇器、第二多路選擇器、捕獲寄存器和更新寄存器，所述邊界掃描細胞結構的數據輸入端連接所述第一多路選擇器的一個輸入端以及所述第二多路選擇器的一個輸入端，所述邊界掃描細胞結構的掃描輸入端連接所述第一多路選擇器的另一個輸入端，所述第一多路選擇器的輸出端連接所述捕獲寄存器的輸入端，所述捕獲寄存器的輸出端連接所述更新寄存器的輸入端以及所述邊界掃描細胞結構的掃描輸出端，所述更新寄存器的輸出端連接所述第二多路選擇器的另一個輸入端，所述第二多路選擇器的輸出端連接所述邊界掃描細胞結構的數據輸出端。

3.根據權利要求1或2所述的硅連接層，其特征在于，所述硅連接層內布設有硅連接層配置電路和硅連接層可配置邏輯模塊，所述硅連接層配置電路連接所述硅連接層可配置邏輯模塊形成配置鏈，所述JTAG控制邏輯連接所述硅連接層配置電路與所述配置鏈相連，所述JTAG控制邏輯對所述配置鏈實現配置下載以及配置回讀。

4.根據權利要求3所述的硅連接層，其特征在于，

所述硅連接層可配置邏輯模塊包括可配置有源電路，所述JTAG控制邏輯先通過所述硅連接層配置電路配置所述可配置有源電路形成連接在相應連接點之間的信號通路結構，再通過所述邊界掃描測試鏈對所述硅連接層進行測試。

5.根據權利要求4所述的硅連接層，其特征在于，

所述可配置有源電路為有源器件形成的硅連接層互連網絡，所述硅連接層互連網絡中包括若干條互連線路，硅連接層輸入連接點和硅連接層輸出連接點之間通過所述硅連接層互連網絡中的互連線路相連，所述JTAG控制邏輯通過所述硅連接層配置電路配置所述硅連接層互連網絡中各條互連線路的通斷使得相應的硅連接層輸入連接點與硅連接層輸出連接點之間形成信號通路結構。

6.根據權利要求1所述的硅連接層，其特征在于，所述硅連接層設置有測試接口，所述JTAG控制邏輯連接所述測試接口，所述硅連接層通過所述測試接口連接外部ATE測試機，所述外部ATE測試機依次對測試向量集合中的每個測試向量進行格式轉換產生測試激勵輸出給所述JTAG控制邏輯，所述JTAG控制邏輯將每個測試激勵對應的測試結果格式化并輸出給所述外部ATE測試機；對于每個測試向量，所述外部ATE測試機比較所述測試向量對應的預期測試結果以及實際獲取到的測試結果，利用各個測試向量完成對所述硅連接層的測試。