[發(fā)明專利]內部集成具有不同位寬連線的片上網絡的FPGA裝置

有效

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• 申請日: 2020-07-01
• 公開（公告）號: CN111679615B
• 公開（公告）日: 2021-10-15
• 發(fā)明（設計）人: 單悅爾;徐彥峰;范繼聰;張艷飛;閆華
• 申請（專利權）人: 無錫中微億芯有限公司
• 主分類號: G05B19/042
• 分類號: G05B19/042
• 代理公司: 無錫華源專利商標事務所(普通合伙) 32228
• 代理人: 過顧佳;聶啟新

1.一種內部集成具有不同位寬連線的片上網絡的FPGA裝置，其特征在于，所述FPGA裝置內部集成有片上網絡，所述片上網絡包括若干個路由節(jié)點，每個所述路由節(jié)點包括通過網絡接口相連的功能IP模塊和路由器，相鄰的路由節(jié)點中的路由器通過路由通道雙向互連，任意兩個路由節(jié)點之間通過若干個路由通道形成節(jié)點互連路徑；不同路由節(jié)點之間的路由通道的連線位寬相同或不同，所述片上網絡內至少包括兩種不同連線位寬的路由通道，且每條節(jié)點互連路徑的數(shù)據位寬為所述節(jié)點互連路徑中所有路由通道的連線位寬的最小值，存在至少一條節(jié)點互連路徑中包括若干種不同連線位寬的路由通道。

2.根據權利要求1所述的FPGA裝置，其特征在于，每個所述路由節(jié)點內的路由器包括5*5的全互通開關陣列及其相連的五組輸入輸出端口，其中一組輸入輸出端口通過網絡接口連接對應的功能IP模塊，其余四組輸入輸出端口分別設置在四個不同的方向，分別用于與四個方向相鄰的路由節(jié)點中的路由器相連；所述路由器內部在四個方向的輸入輸出端口處均設置有FIFO電路，所述FIFO電路用于實現(xiàn)數(shù)據緩沖，所述FIFO電路支持多位寬模式并根據控制信號工作于相應的位寬模式，不同位寬模式下所述FIFO電路的輸入位寬和/或輸出位寬不同。

3.根據權利要求2所述的FPGA裝置，其特征在于，所述路由器中每組輸入輸出端口的端口線均為W位寬，使用所述端口線低位的W/n條線構成W/n位寬的路由通道。

4.根據權利要求1-3任一所述的FPGA裝置，其特征在于，所述FPGA裝置內至少包括FPGA裸片，所述片上網絡中的路由節(jié)點包括所述FPGA裸片內的裸片路由節(jié)點，所述裸片路由節(jié)點包括裸片硬核節(jié)點和/或裸片軟核節(jié)點，所述裸片硬核節(jié)點為直接內建在所述FPGA裸片內的節(jié)點，所述裸片軟核節(jié)點為使用所述FPGA裸片內的邏輯資源模塊配置形成的節(jié)點。

5.根據權利要求4所述的FPGA裝置，其特征在于，所述FPGA裸片內部用于配置形成裸片軟核節(jié)點的邏輯資源模塊包括CLB、BRAM和DSP中的至少一種。

6.根據權利要求4所述的FPGA裝置，其特征在于，所述FPGA裝置內還包括基板以及層疊設置在所述基板上的硅連接層，所述FPGA裸片層疊設置在所述硅連接層上，所述片上網絡中的路由節(jié)點還包括布設在所述硅連接層內的硅連接層路由節(jié)點；

所述FPGA裸片內還包括硅堆疊連接點和連接點引出端，所述硅堆疊連接模塊內包括若干個硅堆疊連接點，所述FPGA裸片內的裸片路由節(jié)點中的路由器與相應的硅堆疊連接點相連，所述硅堆疊連接點通過重布線層內的頂層金屬線連接相應的連接點引出端；所述FPGA裸片上與內部的裸片路由節(jié)點相連的連接點引出端通過所述硅連接層內的金屬連線連接到相應的硅連接層路由節(jié)點中的路由器。

7.根據權利要求6所述的FPGA裝置，其特征在于，所述硅連接層路由節(jié)點中的功能IP模塊包括布設在所述硅連接層內的存儲芯片，所述存儲芯片包括HBM和DDR5中的至少一種。

8.根據權利要求6所述的FPGA裝置，其特征在于，所述FPGA裝置內包括若干個所述FPGA裸片，各個FPGA裸片均層疊設置在所述硅連接層上且所述硅連接層覆蓋所有的FPGA裸片，則各個FPGA裸片上與內部的裸片路由節(jié)點相連的連接點引出端通過所述硅連接層內的金屬連線連接到相應的硅連接層路由節(jié)點中的路由器；所述FPGA裝置內部集成的片上網絡中的路由節(jié)點包括各個FPGA裸片內的裸片路由節(jié)點以及硅連接層路由節(jié)點。

9.根據權利要求1-3任一所述的FPGA裝置，其特征在于，所述FPGA裝置內至少包括基板、層疊設置在所述基板上的硅連接層以及層疊設置在所述硅連接層上的FPGA裸片，所述片上網絡中的路由節(jié)點中的功能IP模塊位于所述FPGA裸片內、路由節(jié)點中的網絡接口和路由器位于所述硅連接層內，所述硅連接層內每個路由器與其對應的一個網絡接口相連，所述FPGA裸片內包括硅堆疊連接模塊和連接點引出端，所述硅堆疊連接模塊內包括若干個硅堆疊連接點，所述FPGA裸片內的功能IP模塊連接到相應的硅堆疊連接點，所述硅堆疊連接點通過重布線層內的頂層金屬線連接相應的連接點引出端；所述FPGA裸片上與內部的功能IP模塊相連的連接點引出端通過所述硅連接層內的金屬連線連接到所述硅連接層內相應的網絡接口，所述功能IP模塊與其相連的網絡接口和路由器構成一個路由節(jié)點。