[發明專利]邏輯門器件及其運算方法、檢索任務執行芯片和方法

在審

• 申請號: 202010613977.6
• 申請日: 2020-06-30
• 公開（公告）號: CN113872586A
• 公開（公告）日: 2021-12-31
• 發明（設計）人: 李祎;楊嶺;繆向水;譚海波;石曉鐘;張恒
• 申請（專利權）人: 華為技術有限公司
• 主分類號: H03K19/0175
• 分類號: H03K19/0175
• 代理公司: 暫無信息
• 代理人: 暫無信息

本申請實施例提供一種邏輯門器件及其運算方法、檢索任務執行芯和方法，電路包括兩個憶阻器、定值電阻和控制器，兩個憶阻器的正極與控制器連接，所述定值電阻的兩端分別與所述控制器和兩個憶阻器負極連接；進行異或運算的第一邏輯值由所述第一憶阻器的阻值表示；進行異或運算的第二邏輯值由控制器輸入到第一憶阻器的正極；控制器向第二憶阻器輸入第二電壓；控制器向定值電阻輸入負向第三電壓，第三電壓為所述第二邏輯值進行邏輯非運算后得到的邏輯值對應的電壓；根據第二憶阻器的阻值確定邏輯運算的結果。本發明電路結構簡單，可以減少當前異或門器件使用的元件，降低異或門器件的占用面積。

技術領域

本申請涉及集成電路領域，具體涉及一種邏輯門器件及其運算方法、檢索任務執行芯片和方法。

背景技術

邏輯門是計算機最基礎的組成元素之一，是執行計算功能的基本單元，隨著CMOS技術和工藝的不斷發展，芯片的尺寸越來越小，功能也越來越強大；然而CMOS技術發展至今，已經接近其很多極限，嚴重限制了芯片和計算機的進一步發展，特別是尺寸，速度以及功耗等方面。

以異或門(XOR)邏輯電路為例，XOR是數字電路中的一種基本邏輯電路。異或門邏輯電路在數字電路中與其他邏輯電路(例如或門、與非門等)結合，共同完成復雜的邏輯運算。當前的異或門邏輯電路主要包括多個互補金屬氧化物半導體(complementary metaloxide semiconductor，CMOS)器件連接而成。當前異或門邏輯電路包括12個CMOS器件，因此基于CMOS的異或門邏輯電路使用的CMOS器件較多，占用面積較大，在進行運算時的功耗較高，并且基于CMOS的異或門邏輯電路沒有存儲異或邏輯運算結果的功能。

發明內容

本申請實施例公開了基于憶阻器的異或門器件及其操作方法，可以減少當前異或門器件使用的元件，降低異或門器件的占用面積。

為實現上述目的，本申請一方面提供了一種邏輯門器件，包括第一憶阻器、第二憶阻器、定值電阻和控制器，所述第一憶阻器和第二憶阻器的極性相同的一端與所述控制器連接；所述第一憶阻器和第二憶阻器的極性相同的另一端相連并與所述定值電阻的一端連接；所述定值電阻的另一端與所述控制器連接；所述第一憶阻器的阻值表示進行邏輯運算的第一邏輯值；所述控制器用于將進行邏輯運算的第二邏輯值轉換為第一電壓，并將所述第一電壓輸入所述第一憶阻器，所述第一電壓低于憶阻器由高阻態變為低阻態的閾值電壓及憶阻器由低阻態變為高阻態的閾值電壓；所述控制器用于向所述第二憶阻器輸入第二電壓；所述控制器由于向所述定值電阻輸入第三電壓，所述第三電壓為所述第二邏輯值進行邏輯非運算后得到的邏輯值對應的電壓；所述控制器用于根據所述第二憶阻器的阻值確定邏輯運算結果。

根據憶阻器在不同電壓條件下阻值不同的特點，控制器通過將需要進行邏輯運算的兩個邏輯值轉換為對應的電壓信號和電阻信號作為第一憶阻器的電壓輸入和其阻值，然后根據第二憶阻器的阻值確定異或運算的結果。通過憶阻器與控制電路模塊實現異或門邏輯電路，可以減少當前異或門邏輯電路使用元件較多，降低異或運算的功耗，降低異或門邏輯電路的占用面積。

在一種具體的實施例中，所述邏輯門為異或門，具體設置為：所述第一憶阻器和第二憶阻器的極性相同的一端為正極，所述第一憶阻器和第二憶阻器的極性相同的另一端為負極；所述第一憶阻器的阻值表示進行邏輯運行的第一邏輯值具體為:所述第一憶阻器的高阻態表示邏輯1，所述第一憶阻器的低阻態表示邏輯0；所述控制器用于將進行邏輯運算的第二邏輯值轉換為第一電壓具體為：所述控制器用于將第二邏輯值1轉換為表示高電平的第一電壓，將第二邏輯值0轉換為表示低電平的第一電壓；所述控制器還用于將所述第二憶阻器的阻值初始化為高阻態；所述控制器根據所述第二憶阻器的阻值確定邏輯運算的結果具體為：當所述第二憶阻器的阻值為高阻態時，則確定所述邏輯運算的結果為邏輯1，當所述第二憶阻器的阻值為低阻態時，則確定所述邏輯運算的結果為邏輯0。