[發明專利]一種基于FPGA的自適應429數據接收速率的接收方法及系統有效
| 申請號： | 202010601396.0 | 申請日： | 2020-06-29 |
| 公開（公告）號： | CN111934962B | 公開（公告）日： | 2021-09-21 |
| 發明（設計）人： | 鄒亮;劉晉;陳曦;楊雅馨 | 申請（專利權）人： | 四川九洲空管科技有限責任公司 |
| 主分類號： | H04L12/40 | 分類號： | H04L12/40 |
| 代理公司： | 成都九鼎天元知識產權代理有限公司 51214 | 代理人： | 管高峰 |
| 地址： | 621000 四川*** | 國省代碼： | 四川;51 |
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| 摘要： | |||
| 搜索關鍵詞： | 一種 基于 fpga 自適應 429 數據 接收 速率 方法 系統 | ||
1.一種基于FPGA的自適應429數據接收速率的接收方法，其特征在于，包括以下步驟：
S1、對接收的429+端和-端數據進行毛刺濾除；
S2、在數據接收+端和-端有且僅有一端電平為高的數據是開始計時，并緩存接收到的數據，在+端或-端發生跳變時結束計時同時結束緩存，得到計時t1，計時t1時間段內接收到的數據；
S3、在數據接收+端或者-端從高電平跳變到低電平開始計時，直到+端或-端從低電平跳變到高電平停止計時，得到計時t2；
S4、將計時t1與計時t2相加得到接收一位完整429數據所需的時間t3；
S5、從緩存的接收到的數據中提取t3的長度的數據，得到一位429數據；
S6、重復步驟S1-S5 32次，即可得到完整的一個429數據。
2.根據權利要求1所述的基于FPGA的自適應429數據接收速率的接收方法，其特征在于，所述步驟S4中，若計時t1與計時t2的差值過大，丟棄當前數據進入步驟S1。
3.一種基于FPGA的自適應429數據接收速率的接收系統，其特征在于，包括：
緩存模塊，用于緩存數據接收+端和-端接收到的數據；
第一計時模塊，在數據接收+端和-端有且僅有一端電平為高的數據是開始計時，在+端或-端發生跳變時結束計時，得到計時t1；
第一計時模塊，在數據接收+端或者-端從高電平跳變到低電平開始計時，直到+端或-端從低電平跳變到高電平停止計時，得到計時t2；
時間計算模塊，對計時t1與計時t2的求和得到t3；
數據位提取模塊，接收時間計算模塊的求和結果t3，根據求和結果從緩存模塊從提取t3的長度的數據，完成一位429數據的提取。
4.根據權利要求3所述的基于FPGA的自適應429數據接收速率的接收系統，其特征在于，還包括濾波模塊，用于對接收到的數據進行毛刺濾除。
5.根據權利要求4所述的基于FPGA的自適應429數據接收速率的接收系統，其特征在于，還包括數據輸出模塊，在數據位提取模塊經32次提取數據后，完成一個429數據的輸出。
6.根據權利要求5所述的基于FPGA的自適應429數據接收速率的接收系統，其特征在于，所述緩存模塊的緩存長度為接收1位429數據所需要的最長的緩存空間。
7.根據權利要求3所述的基于FPGA的自適應429數據接收速率的接收系統，其特征在于，所述系統采用VHDL/Verilog硬件語言設計。
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