[發(fā)明專利]一種測(cè)試電路及芯片

有效

• 申請(qǐng)?zhí)枺?/td>: 202010600867.6
• 申請(qǐng)日: 2020-06-28
• 公開（公告）號(hào): CN111751707B
• 公開（公告）日: 2023-04-25
• 發(fā)明（設(shè)計(jì)）人: 杜占坤;呂循洪
• 申請(qǐng)（專利權(quán)）人: 芯佰微電子（北京）有限公司
• 主分類號(hào): G01R31/28
• 分類號(hào): G01R31/28;H01L21/66
• 代理公司: 北京綏正律師事務(wù)所 11776
• 代理人: 呂平

本發(fā)明公開了一種測(cè)試電路及芯片，測(cè)試電路包括系統(tǒng)單元和測(cè)試單元；控制模塊通過(guò)收發(fā)模塊向傳輸模塊發(fā)送測(cè)試信息；處理模塊通過(guò)傳輸模塊接收測(cè)試信息，調(diào)用元件庫(kù)模塊和邏輯庫(kù)模塊生成模擬電路，調(diào)用測(cè)試模塊對(duì)模擬電路進(jìn)行測(cè)試，得到模擬測(cè)試結(jié)果，通過(guò)傳輸模塊將模擬測(cè)試結(jié)果反饋到控制模塊；在確定模擬測(cè)試結(jié)果正常時(shí)，通過(guò)測(cè)試線路連接待測(cè)試的芯片，根據(jù)測(cè)試信息對(duì)芯片進(jìn)行測(cè)試。通過(guò)控制模塊以測(cè)試線路連接待測(cè)試的芯片，配合提升了芯片測(cè)試的通用性，配合生成模擬電路，能夠在測(cè)試之前進(jìn)行模擬，因此在測(cè)試之前對(duì)芯片進(jìn)行了保護(hù)，避免了由于測(cè)試而導(dǎo)致?lián)p壞芯片，而且采用測(cè)試信息可以針對(duì)芯片的特殊結(jié)構(gòu)或功能進(jìn)行單獨(dú)測(cè)試。

技術(shù)領(lǐng)域

本發(fā)明涉及芯片領(lǐng)域，尤其涉及的是，一種測(cè)試電路及芯片。

背景技術(shù)

隨著技術(shù)的發(fā)展，芯片的應(yīng)用已經(jīng)無(wú)處不在，為智能生活和工作提供眾多支持，但是芯片測(cè)試是一個(gè)比較大的問題，它直接貫穿整個(gè)芯片設(shè)計(jì)與量產(chǎn)的過(guò)程中，無(wú)論是流片后的晶圓測(cè)試(Wafer?Test)還是封裝后的最終測(cè)試(Final?Test，亦稱為封裝測(cè)試)或是最后的系統(tǒng)級(jí)測(cè)試，都需要一次、兩次或者多次的測(cè)試，特別是晶圓測(cè)試，它的測(cè)試對(duì)象是晶圓上的大量芯片，這些芯片是裸片(Die)，它們可以是相同的，也可以是不同的，裸片沒有封裝好后的引腳(Pin)也就是最終用戶所看到的管腳，只有最后被封裝在芯片內(nèi)部的硅片管腳(Pad)，在封裝階段才會(huì)在Pad到Pin之間通過(guò)導(dǎo)線連接，例如通過(guò)金線連接，封裝后得到完整的芯片(Chip)。

因此，晶圓測(cè)試是后面測(cè)試步驟的重要基礎(chǔ)，但無(wú)論是封裝測(cè)試還是系統(tǒng)級(jí)測(cè)試，都對(duì)芯片品控具有重要意義。

申請(qǐng)時(shí)間為2015年、公開號(hào)為CN105207657A的中國(guó)專利公開了一種利用負(fù)電壓進(jìn)入芯片測(cè)試模式的電路，所述開關(guān)管M0的源極連接電源VDD，開關(guān)管M0的漏極連接芯片管腳P1和開關(guān)管M1的漏極，開關(guān)管M0的柵極連接電阻RO、開關(guān)管M1的柵極、開關(guān)管M2的柵極和開關(guān)管M3的柵極，電阻RO的另一端接地，開關(guān)管M3的源極連接電源VDD，開關(guān)管M1的源極連接開關(guān)管M2的源極和非門I9的輸入端B，非門I9的輸入端A連接觸發(fā)器DFF5的ON腳，觸發(fā)器DFF5的CP腳連接芯片管腳PFI。該發(fā)明提出了一種復(fù)用I/O管腳并需要配合施加負(fù)電壓才能進(jìn)入測(cè)試模式的電路，在工藝不具備非易失性存儲(chǔ)的條件下，仍然能在芯片封裝后具有多個(gè)狀態(tài)模式，并且不會(huì)影響到客戶正常應(yīng)用。

申請(qǐng)時(shí)間為2016年、公開號(hào)為CN106407556A的中國(guó)專利公開了一種集成芯片的制作方法，包括：將目標(biāo)器件分解成N個(gè)第一小器件；將目標(biāo)器件與M個(gè)第二小器件串聯(lián)或并聯(lián)；通過(guò)兩個(gè)MOS管的通斷來(lái)控制是否接入第一小器件或第二小器件；將譯碼器的輸出端與兩個(gè)MOS管中的第一柵極相連，兩個(gè)MOS管中的第二柵極與控制端口相連；通過(guò)對(duì)譯碼器的輸入端口施加不同的電平控制譯碼器的輸出端輸出不同的電平信號(hào)，控制MOS管的通斷以控制各第一小器件或各第二小器件的接入來(lái)調(diào)節(jié)目標(biāo)器件的大小，并確定目標(biāo)器件的最終大小；芯片封裝時(shí)，根據(jù)最終大小對(duì)應(yīng)的端口電平高低對(duì)端口進(jìn)行固定電位。通過(guò)上述技術(shù)方案解決了現(xiàn)有技術(shù)中集成芯片調(diào)修效率低下、開發(fā)成本增加的技術(shù)問題。

申請(qǐng)時(shí)間為2018年、公開號(hào)為CN111123066A的中國(guó)專利公開了一種芯片測(cè)試電路、存儲(chǔ)器以及晶圓，本公開實(shí)施例提供的芯片測(cè)試電路包括：測(cè)試信號(hào)接口，用于接收測(cè)試信號(hào)；第一靜電防護(hù)電路，所述第一靜電防護(hù)電路的一端與所述測(cè)試信號(hào)接口相連；信號(hào)選擇電路，所述信號(hào)選擇電路的第一輸入端與所述第一靜電防護(hù)電路的另一端相連，第二輸入端用于接收工作信號(hào)，控制端用于接收與所述測(cè)試信號(hào)相關(guān)的特征信號(hào)，輸出端用于向待測(cè)試的芯片輸出所述測(cè)試信號(hào)或者所述工作信號(hào)。該公開實(shí)施例所提供的芯片測(cè)試電路可以獲得更加接近芯片正常工作狀態(tài)的測(cè)試結(jié)果，提高了芯片測(cè)試結(jié)果的可靠性，進(jìn)而也可以提高芯片生產(chǎn)加工中的良品率。

也就是說(shuō)，所有的測(cè)試都必須是以芯片為基礎(chǔ)條件，無(wú)論是芯片還在晶圓或是芯片已經(jīng)完成封裝，但是，所有的測(cè)試都存在專用性強(qiáng)、通用性弱的問題，缺乏通用性強(qiáng)，也缺乏針對(duì)特殊結(jié)構(gòu)或功能的單獨(dú)的重要測(cè)試，更缺乏在測(cè)試之前對(duì)于芯片的保護(hù)。

發(fā)明內(nèi)容