[發明專利]串行閃存及其地址控制方法

在審

• 申請號: 202010594516.9
• 申請日: 2020-06-28
• 公開（公告）號: CN111813705A
• 公開（公告）日: 2020-10-23
• 發明（設計）人: 楊光軍
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: G06F12/02
• 分類號: G06F12/02
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 郭四華

本發明公開了一種串行閃存，包括：存儲陣列，行譯碼器、列譯碼器、控制模塊和SPI接口?？刂颇K還包括行使能信號。當讀取到SPI地址信號中的SPI行地址的最后一位時，控制模塊使行使能信號使能，行使能信號使串行閃存的內部地址的內部行地址有效并使行譯碼器譯碼并選定內部行地址。本發明還提供一種串行閃存的地址控制方法。本發明能放松對行地址的時序要求，能減少行譯碼器的面積，還能減少行驅動電路的面積。

技術領域

本發明涉及半導體集成電路制造領域，特別是涉及一種串行閃存。本發明還涉及串行閃存的地址控制方法。

背景技術

如圖1所示是現有串行閃存的存儲單元的結構圖；如圖2所示，是現有串行閃存的存儲陳列圖；如圖3所示，是現有串行閃存的結構示意圖；如圖4所示，是現有串行閃存在讀取操作時的地址傳輸的時序圖；現有串行閃存201包括：存儲陣列102，行譯碼器204、列譯碼器205、控制模塊203和串行外設接口(SerialPeripheral Interface，SPI)即SPI接口202。

通常，所述存儲陣列102的存儲單元101的排列結構為NOR型。

各所述存儲單元101都包括柵極結構、源區6、漏區7和溝道區，所述溝道區位于所述源區6和所述漏區7之間且被所述柵極結構覆蓋。

所述柵極結構包括形成于半導體襯底1表面的第一柵介質層2、浮柵3、第二柵介質層4和多晶硅控制柵5的疊加結構。通常，在所述柵極結構的側面還形成有側墻8。所述浮柵3通常為多晶硅浮柵，用于存儲信息。當在所述多晶硅浮柵中存儲有電子時，所述存儲單元101的閾值電壓會升高，讀取時所述存儲單元101會截止，使得對應的位線為高電位，這時存儲的信息為1，信息1可以通過編程注入電子實現。當在所述多晶硅浮柵中未存儲電子時，所述存儲單元101的閾值電壓會降低，讀取時所述存儲單元101會導通，使得對應的位線為低電位，這時存儲的信息為0，信息0為擦除后對應的狀態。所述第一柵介質層2通常采用氧化層。所述第二柵介質層4采用氧化層或者采用氧化層、氮化層和氧化層的疊加層即ONO層。所述半導體襯底1通常采用硅襯底。所述側墻8的材料采用氧化層或者氮化層。

同一行的所述存儲單元101的所述多晶硅控制柵5都連接到同一行的字線(WL)，同一列的所述存儲單元101的所述漏區7都連接到同一列的位線(BL)。各所述存儲單元101的源區6都連接到源極線SL。圖2中顯示了j條字線，分別用WL1，WL2直至WLj表示；顯示了i條位線，分別用BL1，BL2直至BLi表示。

所述存儲陣列102分成多個扇區，所述存儲單元101的地址由扇區地址、行地址和列地址確定。

所述串行閃存201還包括行驅動電路207，所述行驅動電路207在行譯碼過程中實現對行信號的驅動。

所述控制模塊203包括讀使能信號REN。在讀取過程中，當讀取到SPI地址信號的一個字長的地址時，所述控制模塊203使所述讀使能信號REN使能，使所述內部地址有效并開始讀取，所述內部地址有效時，所述內部地址經過所述控制模塊203分別傳輸到所述行譯碼器204中進行行譯碼以及傳輸到所述列譯碼器205中進行列譯碼。通常，所述字長包括16位(x16)、32位(x16)、64位(x16)或128位(x128)。圖4中，SPI地址信號的一個字長的地址對應的位為A_n，可以看出，當傳輸到An時，所述讀使能信號REN會上升到高電平，在所述讀使能信號REN的上升沿處，所述內部地址會從無效變為有效，圖4中，所述內部地址無效用叉號表示，所述內部地址有效用Valid表示。

如圖3所示，所述串行閃存201還包括讀出電路206，所述讀出電路206包括靈敏放大器(SA)，用于放大所讀取的位線的信號。最后將讀取的數據傳輸給所述控制模塊203，所述控制模塊203再講數據傳輸給所述SPI接口202。