[發明專利]半導體封裝結構及其制造方法

在審

• 申請號: 202010590293.9
• 申請日: 2020-06-24
• 公開（公告）號: CN113496903A
• 公開（公告）日: 2021-10-12
• 發明（設計）人: 莊坤樹
• 申請（專利權）人: 南茂科技股份有限公司
• 主分類號: H01L21/60
• 分類號: H01L21/60;H01L23/485
• 代理公司: 北京同立鈞成知識產權代理有限公司 11205
• 代理人: 張娜;劉芳

本發明提供一種半導體封裝結構，其包括襯底、重布線路層以及至少一導電端子。襯底具有至少一接墊。重布線路層位于襯底上，且重布線路層至少包括第一介電層與第一導電層。第一導電層具有位于第一介電層中的第一端部與第二端部。第一端部通過接墊與襯底電性連接。第二端部與襯底電性絕緣，且第二端部將第一介電層分隔出多個分離區域。導電端子位于重布線路層上且通過接墊與襯底電性連接。另提供一種半導體封裝結構的制造方法。

技術領域

本發明涉及一種封裝結構及其制造方法，尤其涉及一種半導體封裝結構及其制造方法。

背景技術

在某些類別的封裝技術(例如：扇出晶片級封裝(fan-out wafer levelpackaging；FO-WLP))之中，晶圓往往需使用重布線路層(redistribution layer,RDL)將信號重新分布出去，而重布線路層是由介電層與導電層相互堆疊而成的多層結構。

然而，由于介電層與導電層之間的材料差異，在半導體封裝結構的制造過程中重布線路層可能因內應力產生翹曲(warpage)甚至斷裂而線路短路問題，且前述問題會隨重布線路層的層數增加而漸趨嚴重。因此，如何有效地降低半導體封裝結構中的重布線路層因內應力產生翹曲甚至斷裂而線路短路的機率，進而提升半導體封裝結構整體的可靠度實為亟欲解決的重要課題。

發明內容

本發明是針對一種半導體封裝結構及其制造方法，其可以有效地降低半導體封裝結構中的重布線路層因內應力產生翹曲甚至斷裂而線路短路的機率，進而提升半導體封裝結構整體的可靠度。

根據本發明的實施例，一種半導體封裝結構，包括襯底、重布線路層以及至少一導電端子。襯底具有至少一接墊。重布線路層位于襯底上，且重布線路層至少包括第一介電層與第一導電層。第一導電層具有位于第一介電層中的第一端部與第二端部。第一端部通過接墊與襯底電性連接。第二端部與襯底電性絕緣，且第二端部將第一介電層分隔出多個分離區域。導電端子位于重布線路層上且通過接墊與襯底電性連接。

根據本發明的實施例，一種半導體封裝結構的制造方法，至少包括以下步驟。提供襯底，其中襯底具有至少一接墊。形成重布線路層于襯底上。形成重布線路層的步驟至少包括形成第一介電層于襯底上，第一介電層具有彼此分隔開的第一開口與第二開口，且第一開口暴露出至少一接墊，第二開口將第一介電層分隔出多個分離區域。形成第一導電層于第一介電層上。部分第一導電層填入第一開口中以形成第一端部，第一端部通過至少一接墊與襯底電性連接。部分第一導電層填入第二開口中以形成第二端部，第二端部與襯底電性絕緣。形成至少一導電端子于重布線路層上，且至少一導電端子通過至少一接墊與襯底電性連接。

基于上述，本發明的半導體封裝結構通過第二開口可以將第一介電層分隔出多個分離區域，部分第一導電層填入第二開口中以形成第二端部，第二端部與襯底電性絕緣，以緩沖重布線路層中的介電層與導電層之間的內應力，因此可以有效地降低半導體封裝結構中的重布線路層因內應力產生翹曲甚至斷裂而線路短路的機率，進而可以提升半導體封裝結構整體的可靠度。

為讓本發明的上述特征和優點能更明顯易懂，下文特舉實施例，并配合附圖作詳細說明如下。

附圖說明

圖1A至圖1D是依照本發明的一實施例的半導體封裝結構在不同階段的制造過程中的剖面示意圖；

圖2A至圖2D分別是圖1A至圖1D的俯視示意圖，其中圖1A至圖1D是沿著圖2A至圖2D的線A-A’的剖面示意圖。舉例來說，圖1A是半導體封裝結構在一個階段的制造過程中的剖面示意圖，圖2A是圖1A的俯視示意圖，其中圖1A是沿著圖2A的線A-A’的剖面示意圖；

圖3是依照本發明的另一實施例的半導體封裝結構的俯視示意圖；

圖4A至圖4B是依照本發明的又一實施例的半導體封裝結構在不同階段的制造過程中的剖面示意圖。

附圖標記說明