[發明專利]刻蝕方法

有效

• 申請號: 202010588990.0
• 申請日: 2020-06-24
• 公開（公告）號: CN111739795B
• 公開（公告）日: 2023-08-18
• 發明（設計）人: 何艷;王京;蔣中偉;陳國動
• 申請（專利權）人: 北京北方華創微電子裝備有限公司
• 主分類號: H01L21/306
• 分類號: H01L21/306;H01J37/32
• 代理公司: 北京天昊聯合知識產權代理有限公司 11112
• 代理人: 彭瑞欣;王婷

本申請提供一種刻蝕方法，包括：預刻蝕步驟，向刻蝕腔室內通入第一工藝氣體，并開啟電源，對多晶硅柵極頂部表面進行刻蝕；上射頻電源和下射頻電源皆輸出連續波；摻雜刻蝕步驟，通入第二工藝氣體，對多晶硅柵極進行刻蝕；上射頻電源輸出連續波，下射頻電源輸出脈沖波；主刻蝕步驟，通入第三工藝氣體，對多晶硅柵極繼續刻蝕，直至達到指定刻蝕深度，且在刻蝕過程中在多晶硅柵極的頂部沉積形成保護層，以獲得指定圖案；過刻蝕步驟，通入第四工藝氣體，對具有指定圖案的多晶硅柵極繼續刻蝕，直至達到目標刻蝕深度，以獲得目標圖案。應用本申請，在現有技術之上大幅度縮小甚至消除微觀負載效應，且沒有“縮脖”或“內陷”效應。

技術領域

本發明涉及半導體技術領域，具體地，涉及一種刻蝕方法。

背景技術

MOS(Metal?Oxide?Semiconductor，金屬-氧化物-半導體)集成電路因其具有低功耗、大噪聲容限、易于設計等優點，而被廣泛應用于消費電子、移動互聯網、智能通信、汽車電子、工業控制、醫療電子等領域。隨著電路集成度的不斷提高，對半導體器件的加工線寬要求也越來越小。例如，由于多晶硅柵極的形貌(Profile)及關鍵尺寸CD(CriticalDimension)對MOS器件的驅動電流、等效電阻等器件性能有較大影響，所以多晶硅柵極的刻蝕精度則對MOS器件的穩定性具有較大影響。

雙摻雜(N型摻雜和P型摻雜)多晶硅柵極是指頂部被摻入N型或P型的原子或元素的多晶硅柵極。在等離子體刻蝕過程中，由于兩種摻雜的多晶硅柵極對反應腔室中的離子或電子的洛倫茲力不同，會使反應物或生成物在柵極表面的反應或吸附程度不同，從而造成N、P兩種摻雜的多晶硅柵極形貌不同，最終導致CD不同。隨著半導體制造工藝向下節點推進，器件的關鍵尺寸縮小，圖形化刻蝕過程中的微觀負載效應(圖形密集度不同則刻蝕速率不同，導致多晶硅柵極不同位置的刻蝕尺寸不一致)欲見明顯。

現有技術中，針對這種微觀負載效應的改善方案大多是通過光刻工藝補償來改善，但這些方式只能在一定程度上縮小這種微負載效應的影響，且縮小影響后獲得的CD尺寸仍無法滿足器件的電性能要求。

發明內容

本發明旨在至少解決現有技術中存在的技術問題之一，提出了一種的刻蝕方法，其可在現有技術之上大幅度縮小甚至消除微觀負載效應。

為實現本發明的目的而提供一種刻蝕方法，包括：

預刻蝕步驟，向刻蝕腔室內通入第一工藝氣體，并開啟上射頻電源和下射頻電源，對多晶硅柵極頂部表面進行刻蝕；所述上射頻電源和所述下射頻電源皆輸出連續波；

摻雜刻蝕步驟，停止向所述刻蝕腔室內通入所述第一工藝氣體，并通入第二工藝氣體，對所述多晶硅柵極進行刻蝕；所述上射頻電源輸出連續波，所述下射頻電源輸出脈沖波；

主刻蝕步驟，通入第三工藝氣體，對所述多晶硅柵極繼續刻蝕，直至達到指定刻蝕深度，且在刻蝕過程中在所述多晶硅柵極的頂部沉積形成保護層，以獲得指定圖案；

過刻蝕步驟，停止向所述刻蝕腔室內通入所述第三工藝氣體，并通入第四工藝氣體，以對具有所述指定圖案的多晶硅柵極繼續刻蝕，直至達到目標刻蝕深度，以獲得目標圖案。

可選地，所述第一工藝氣體包括四氟甲烷。

可選地，所述摻雜刻蝕步驟中，所述下射頻電源的占空比的取值范圍為10％～25％。

可選地，所述第二工藝氣體包括六氟化硫和二氟甲烷。

可選地，所述摻雜刻蝕步驟中，自所述多晶硅柵極頂部向下刻蝕至所述多晶硅柵極總厚度的三分之一位置處。

可選地，所述摻雜刻蝕步驟中，所述上射頻電源的功率與所述下射頻電源的功率的比值的取值范圍為0.8～1.2。

可選地，所述指定刻蝕深度為所述多晶硅柵總厚度的70％～80％。