[發明專利]半導體裝置

在審

• 申請號: 202010588956.3
• 申請日: 2020-06-24
• 公開（公告）號: CN112151502A
• 公開（公告）日: 2020-12-29
• 發明（設計）人: 吳旭升;林佑波
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L23/528
• 分類號: H01L23/528;H01L21/768
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 謝強;黃艷

一種半導體裝置，在此公開有助于降低電容及/或電阻的互連以及相應的互連形成技術。示范的互連是設置在絕緣層內。互連具有金屬接觸物、環繞金屬接觸物的側壁的接觸隔離層，以及設置于接觸隔離層與絕緣層之間的氣隙。氣隙的氣隙密封件具有設置在接觸隔離層的頂面上且未設置在絕緣層的頂面上的第一部分，以及設置在接觸隔離層與絕緣層之間的第二部分，使得第二部分環繞金屬接觸物的側壁的頂部。氣隙密封件可包含非晶硅及/或氧化硅。接觸隔離層可包含氮化硅。絕緣層可包含氧化硅。

技術領域

本發明實施例涉及一種半導體裝置及其制造方法，特別涉及具有氣隙密封件的半導體裝置及其制造方法。

背景技術

集成電路(integrated circuit，IC)產業已歷經了指數式成長。集成電路材料及設計的技術的進步造成集成電路世代的產生，每一世代的電路比前一世代更小且更復雜。在集成電路的發展過程中，通常增加了功能密度(即每芯片面積中內連接的集成電路裝置數量)，而降低了幾何尺寸(即集成電路部件的尺寸及/或大小及/或這些集成電路部件之間之間距)。一般而言，尺寸縮小僅受到用以光刻地定義出不斷降低幾何尺寸的集成電路部件的能力的限制。然而，隨著實施降低的幾何尺寸以達到具有更快運行速度的集成電路(例如通過降低電子信號傳遞的距離)，電阻電容延遲(resistance-capacitance(RC)delay)已成為一項重要的挑戰，從而抵消了一些縮小所達到的優勢并進一步限制集成電路的尺寸縮小。電阻電容延遲通常表示由于電阻(R)(即材料對于電流通過的阻礙)和電容(C)(即材料存儲電荷的能力)的乘積所導致通過集成電路的電子信號速度延遲。為了降低電阻電容延遲并使縮小尺寸的集成電路效能最佳化，希望能同時降低電阻和電容。集成電路的互連在物理上及/或電性上連接集成電路的集成電路組件及/或集成電路部件，且集成電路的互連在導致電阻電容延遲的方面特別有問題。因此，有改進集成電路的互連及/或制造集成電路互連的方法的需求。

發明內容

在一實施例中，提供半導體裝置。半導體裝置包含互連，設置在絕緣層內。互連具有金屬接觸物、環繞金屬接觸物的側壁的接觸隔離層和環繞金屬接觸物的側壁的氣隙，且氣隙設置在接觸隔離層與絕緣層之間。半導體裝置也包含氣隙密封件，具有第一部分設置在第二部分的上方。第一部分是設置在接觸隔離層的頂面的上方且未設置在絕緣層的頂面上，第二部分環繞金屬接觸物的側壁的頂部，且第二部分是設置在接觸隔離層與絕緣層之間。

在又一實施例中，提供半導體裝置。半導體裝置包含第一絕緣層，設置在基底的上方，以及裝置級接觸物，設置在第一絕緣層內。半導體裝置也包含介電層，沿著裝置級接觸物的側壁設置，以及氣隙密封件，設置在第一絕緣層與沿著裝置級接觸物的側壁設置的介電層的第一部分之間。半導體裝置還包含氣隙，設置在第一絕緣層、沿著裝置級接觸物的側壁設置的介電層的第二部分和氣隙密封件之間。此外，半導體裝置包含第二絕緣層，設置在第一絕緣層、裝置級接觸物、介電層和氣隙密封件的上方，以及導孔，設置在裝置級接觸物上的第二絕緣層內。氣隙密封件的材料與介電層的材料、第一絕緣層的材料和第二絕緣層的材料不同。

在另一實施例中，提供半導體裝置的制造方法。方法包含在第一絕緣層內形成互連。互連包含金屬接觸物、沿著金屬接觸物的側壁設置的接觸隔離層，以及沿著金屬接觸物的側壁設置的虛設接觸層。虛設接觸層是設置在第一絕緣層與接觸隔離層之間。方法也包含從互連移除虛設接觸層以沿著金屬接觸物的側壁形成氣隙。氣隙是設置在第一絕緣層與接觸隔離層之間。方法還包含通過實施沉積工藝以密封氣隙，沉積工藝選擇性地在接觸隔離層上沉積氣隙密封材料，且在第一絕緣層上不沉積氣隙密封材料。

附圖說明

通過以下的詳述配合說明書附圖可更加理解本發明實施例的內容。需注意的是，根據產業上的標準做法，各種部件(feature)并未按照比例繪制。事實上，為了能清楚地討論，各種部件的尺寸可能被任意增加或減少。

圖1是根據本發明實施例的各種樣態，制造集成電路裝置的互連的方法的流程圖。