[發明專利]半導體裝置

在審

• 申請號: 202010587964.6
• 申請日: 2020-06-24
• 公開（公告）號: CN112185952A
• 公開（公告）日: 2021-01-05
• 發明（設計）人: 河野誠
• 申請（專利權）人: 三菱電機株式會社
• 主分類號: H01L27/02
• 分類號: H01L27/02;H01L27/08;H01L27/088;H01L29/06;H01L29/739;H01L29/78;H01L29/861
• 代理公司: 北京天昊聯合知識產權代理有限公司 11112
• 代理人: 何立波;張天舒

本發明涉及半導體裝置。在半導體襯底(2)的第一單元區域(3a)形成有第一半導體元件(4a)。在半導體襯底(2)的第二單元區域(3b)形成有第二半導體元件(4b)。第一半導體元件(4a)包含第一電極(18a)、第一p區域(11a)。第二半導體元件(4b)包含第二電極(18b)、第二p區域(11b)。第一電極(18a)與第二電極(18b)彼此分離。第一p區域(11a)與第二p區域(11b)彼此分離。

技術領域

本發明涉及半導體裝置。

背景技術

日本特開2008-306047號公報(日本特開2008-306047號公報)公開了具有三個分割FET構造的半導體裝置。就該半導體裝置而言，在半導體襯底的表面之上設置的發射極電極被與三個分割FET構造對應地分割為三個分割發射極電極。使探針與三個分割發射極電極的每一者接觸，對三個分割FET構造中的每一者的特性(例如，各分割FET構造的接通電阻或接通電壓)進行測定。

就專利文獻1公開的半導體裝置而言，漂移層及體區域橫跨三個分割FET構造而連續地延伸。在三個分割FET構造之間，漂移層及體區域沒有被分割。有時僅三個分割FET構造中的一個包含缺陷，由于該缺陷而產生漏電流。該漏電流擴展到橫跨三個分割FET構造而延伸的漂移層及體區域的整體。漏電流不僅流入包含缺陷的一個分割FET構造，還流入不包含該缺陷的其他兩個分割FET構造。在包含缺陷的一個分割FET構造中應該被測定的漏電流減少。具有缺陷的分割FET構造的特性的測定精度降低。

發明內容

本發明就是鑒于上述課題而提出的，其目的在于提供能夠高精度地對多個單元區域的每一者的特性進行測定的半導體裝置。

本發明的半導體裝置具有半導體襯底、表面側電極、背面側電極。半導體襯底具有表面、背面。表面側電極設置于半導體襯底的表面之上。背面側電極設置于半導體襯底的背面之上。半導體襯底包含第一單元區域、與第一單元區域相鄰的第二單元區域。在第一單元區域形成有第一半導體元件。在第二單元區域形成有第二半導體元件。表面側電極包含形成于第一單元區域的第一電極、形成于第二單元區域的第二電極。第一半導體元件包含第一電極和形成于第一單元區域的表面側的第一p區域。第二半導體元件包含第二電極、形成于第二單元區域的表面側的第二p區域。第一電極與第二電極彼此分離。第一半導體元件的第一p區域與第二半導體元件的第二p區域彼此分離。

通過結合附圖進行理解的與本發明相關的以下的詳細說明，會使本發明的上述及其他目的、特征、方案以及優點變得明確。

附圖說明

圖1是實施方式1涉及的半導體裝置的概略俯視圖。

圖2是實施方式1涉及的半導體裝置的圖1所示的剖面線II-II處的概略局部放大剖視圖。

圖3是表示實施方式1涉及的半導體裝置的一個使用例即半導體模塊的概略俯視圖。

圖4是表示實施方式1涉及的半導體裝置的制造方法的一個工序的概略局部放大剖視圖。

圖5是表示實施方式1涉及的半導體裝置的制造方法中的圖4所示的工序的下一個工序的概略局部放大剖視圖。

圖6是表示實施方式1涉及的半導體裝置的制造方法中的圖5所示的工序的下一個工序的概略局部放大剖視圖。

圖7是表示實施方式1涉及的半導體裝置的制造方法中的圖6所示的工序的下一個工序的概略局部放大剖視圖。

圖8是表示實施方式1涉及的半導體裝置的制造方法中的圖7所示的工序的下一個工序的概略局部放大剖視圖。

圖9是表示實施方式1涉及的半導體裝置的制造方法中的圖8所示的工序的下一個工序的概略局部放大剖視圖。

圖10是表示對實施方式1涉及的半導體裝置的多個單元區域的每一者的特性進行測定的電路的圖。