[發明專利]半導體存儲器及其部分寫入方法

在審

• 申請號: 202010581876.5
• 申請日: 2020-06-23
• 公開（公告）號: CN113628644A
• 公開（公告）日: 2021-11-09
• 發明（設計）人: 小西康弘;越川康二
• 申請（專利權）人: 力晶積成電子制造股份有限公司
• 主分類號: G11C7/10
• 分類號: G11C7/10
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 徐協成

本發明提供一種半導體存儲器及部分寫入方法。半導體存儲器包含存儲器組、寫入放大器電路、多個輸入/輸出引腳以及多個地址引腳。寫入放大器電路經由多個內部輸入/輸出線路來耦接至存儲器組。多個輸入/輸出引腳經由多個輸入線路來耦接至寫入放大器電路。多個地址引腳的一部分接收列地址指令，且多個地址引腳的另一部分中的至少一個接收操作碼。半導體存儲器根據操作碼來判斷用于傳輸輸入數據的內部輸入/輸出線路的一部分，且根據操作碼來操作寫入放大器電路以執行部分寫入模式以便根據列地址指令將輸入數據寫入至存儲器組中。

技術領域

本發明涉及一種存儲器數據存取技術，特別涉及一種半導體存儲器及其部分寫入方法。

背景技術

在例如在感測放大器與輸入/輸出引腳之間具有超多內部輸入/輸出線路的通用半導體存儲器中，因為用于傳輸輸入數據或輸出數據以將輸入數據寫入至存儲器組中或自存儲器組讀取輸出數據的半導體存儲器的內部輸入/輸出線路可在內部輸入/輸出線路上引起具有大電壓差的多個電壓擺動(voltage swing)，故通用半導體存儲器在存儲器讀取操作或存儲器寫入操作期間消耗極大供電電流。尤其，當半導體存儲器執行存儲器寫入操作時，因為內部輸入/輸出線可在全電壓中擺動，故內部輸入/輸出線路可在存儲器寫入操作期間消耗比存儲器讀取操作大兩倍或三倍的電流。因此，關于如何減少由內部輸入/輸出線路上的存儲器寫入操作造成的功耗，以下提供若干實施例的解決方案。

發明內容

本發明針對能夠提供較佳存儲器數據存取效率的半導體存儲器及其部分寫入方法。

本發明的半導體存儲器包含存儲器組、寫入放大器電路、多個輸入/輸出引腳以及多個地址引腳。寫入放大器電路經由多個內部輸入/輸出線路來耦接至存儲器組。多個輸入/輸出引腳經由多個輸入線路來耦接至寫入放大器電路。多個地址引腳的一部分用以接收列地址指令，且所述多個地址引腳的另一部分中的至少一個用以在數據寫入時段期間接收操作碼。半導體存儲器根據操作碼來判斷用于傳輸輸入數據的多個內部輸入/輸出線路的一部分，且根據部分寫入指令來操作寫入放大器電路以執行部分寫入模式以便根據列地址指令經由多個內部輸入/輸出線路的部分將輸入數據寫入至存儲器組中。

在本發明的實施例中，半導體存儲器還包含控制邏輯、地址寄存器、模式寄存器以及放大器控制器。地址寄存器經耦接至多個地址引腳，且用以接收列地址指令及操作碼。控制邏輯用以提供模式寄存器設置命令。模式寄存器經耦接至地址寄存器，且用以接收由控制邏輯提供的模式寄存器設置命令，且輸出模式選擇信號。放大器控制器經耦接至模式寄存器及寫入放大器電路，且用以接收模式選擇信號以根據模式選擇信號來控制寫入放大器電路以執行部分寫入模式。

在本發明的實施例中，半導體存儲器還包含列地址鎖存器。列地址鎖存器經耦接至地址寄存器及寫入放大器，且用以接收由地址寄存器提供的列地址指令及操作碼。列地址鎖存器將部分寫入指令提供至寫入放大器電路，使得寫入放大器電路由放大器控制器控制以經由多個內部輸入/輸出線路將輸入數據寫入至存儲器組中。

在本發明的實施例中，半導體存儲器還包含列解碼器。列解碼器經耦接至列地址鎖存器及存儲器組。列地址鎖存器將列地址指令提供至列解碼器，使得列解碼器根據列地址指令來判斷存儲器組中的部分寫入區。

在本發明的實施例中，半導體存儲器還包含行地址鎖存器及行解碼器。行地址鎖存器經耦接至地址寄存器。行解碼器耦接至行地址鎖存器及存儲器組。地址寄存器進一步用以經由地址引腳來接收行地址指令，且行地址鎖存器用以接收由地址寄存器提供的行地址指令且將行地址指令輸出至行解碼器，使得列解碼器及行解碼器根據列地址指令及行地址指令來判斷存儲器組中的部分寫入區。

在本發明的實施例中，操作碼包含特定部分寫入指令，且放大器控制器進一步耦接至列地址鎖存器。放大器控制器用以接收由列地址鎖存器提供的特定部分寫入指令以控制寫入放大器電路來以實時方式執行部分寫入模式。

在本發明的實施例中，特定部分寫入指令為1位數據，且特定部分寫入指令經由多個地址引腳的另一部分中的另一個而接收。