[發明專利]半導體存儲器及其部分寫入方法

在審

• 申請號: 202010581876.5
• 申請日: 2020-06-23
• 公開（公告）號: CN113628644A
• 公開（公告）日: 2021-11-09
• 發明（設計）人: 小西康弘;越川康二
• 申請（專利權）人: 力晶積成電子制造股份有限公司
• 主分類號: G11C7/10
• 分類號: G11C7/10
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 徐協成

1.一種半導體存儲器，包括：

存儲器組；

寫入放大器電路，經由多個內部輸入/輸出線路來耦接至所述存儲器組；

多個輸入/輸出引腳，經由多個輸入線路來耦接至所述寫入放大器電路；以及

多個地址引腳，用以在數據寫入時段期間經由所述多個地址引腳的一部分來接收列地址指令且經由所述多個地址引腳的另一部分中的至少一個來接收操作碼，

其中所述半導體存儲器根據所述操作碼來判斷用于傳輸輸入數據的所述多個內部輸入/輸出線路的一部分，且根據所述操作碼來操作所述寫入放大器電路以執行一部分寫入模式以便根據所述列地址指令經由所述多個內部輸入/輸出線路的所述部分將所述輸入數據寫入至所述存儲器組中。

2.如權利要求1所述的半導體存儲器，還包括：

控制邏輯，用以提供模式寄存器設置命令；

地址寄存器，耦接至所述多個地址引腳，且用以接收所述列地址指令及所述操作碼；以及

模式寄存器，耦接至所述控制邏輯及所述地址寄存器，且用以接收由所述控制邏輯提供的所述模式寄存器設置命令，且輸出模式選擇信號；以及

放大器控制器，耦接至所述模式寄存器及所述寫入放大器電路，且用以接收所述模式選擇信號以根據所述模式選擇信號來控制所述寫入放大器電路以執行所述部分寫入模式。

3.如權利要求2所述的半導體存儲器，還包括：

列地址鎖存器，耦接至所述地址寄存器及所述寫入放大器，且用以接收由所述地址寄存器提供的所述列地址指令及所述操作碼，

其中所述列地址鎖存器將所述操作碼提供至所述寫入放大器電路，使得所述寫入放大器電路由所述放大器控制器控制以經由所述多個內部輸入/輸出線路的所述部分將所述輸入數據寫入至所述存儲器組中。

4.如權利要求3所述的半導體存儲器，還包括：

列解碼器，耦接至所述列地址鎖存器及所述存儲器組，

其中所述列地址鎖存器將所述列地址指令提供至所述列解碼器，使得所述列解碼器根據所述列地址指令來判斷所述存儲器組中的一部分寫入區。

5.如權利要求4所述的半導體存儲器，還包括：

行地址鎖存器，耦接至所述地址寄存器；以及

行解碼器，耦接至所述行地址鎖存器及所述存儲器組，

其中所述地址寄存器進一步用以經由所述地址引腳來接收行地址指令，且所述行地址鎖存器用以接收由所述地址寄存器提供的所述行地址指令且將所述行地址指令輸出至所述行解碼器，使得所述列解碼器及所述行解碼器根據所述列地址指令及所述行地址指令來判斷所述存儲器組中的所述部分寫入區。

6.如權利要求5所述的半導體存儲器，其中所述操作碼包括特定部分寫入指令，且所述放大器控制器進一步耦接至所述列地址鎖存器，其中所述放大器控制器用以接收由所述列地址鎖存器提供的所述特定部分寫入指令以控制所述寫入放大器電路來以實時方式執行所述部分寫入模式。

7.如權利要求6所述的半導體存儲器，其中所述特定部分寫入指令為1位數據，且所述特定部分寫入指令經由所述多個地址引腳的另一部分中的另一個接收。

8.如權利要求1所述的半導體存儲器，其中所述內部輸入/輸出線路經分類為多個輸入/輸出線路群組，且所述操作碼包括N位數據，其中所述N為正整數，且所述寫入放大器電路根據所述N位數據來選擇所述多個輸入/輸出線路群組中的一個以經由所述多個輸入/輸出線路群組中的所述一個將所述輸入數據寫入至所述存儲器組中。

9.如權利要求1所述的半導體存儲器，其中當所述多個地址引腳經由所述多個地址引腳來接收行地址指令時。

10.如權利要求1所述的半導體存儲器，其中所述多個地址引腳進一步用以經由所述多個地址引腳的所述部分來接收另一列地址指令，且所述多個地址引腳的另一部分中的所述至少一個在數據讀取時段期間為未定義。