[發明專利]調整時序的方法、裝置、計算機設備及介質有效
| 申請號： | 202010578334.2 | 申請日： | 2020-06-23 |
| 公開（公告）號： | CN111858412B | 公開（公告）日： | 2022-06-21 |
| 發明（設計）人： | 蔣偉華;簡衛;張欣;董火新;車詒桓 | 申請（專利權）人： | 深圳市飛仙智能科技有限公司 |
| 主分類號： | G06F13/16 | 分類號： | G06F13/16 |
| 代理公司： | 深圳中一聯合知識產權代理有限公司 44414 | 代理人： | 李金偉 |
| 地址： | 518000 廣東省深圳*** | 國省代碼： | 廣東;44 |
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| 摘要： | |||
| 搜索關鍵詞： | 調整 時序 方法 裝置 計算機 設備 介質 | ||
本申請適用于時序信號修復技術領域，提供了一種調整時序的方法、裝置、計算機設備及介質，其中，一種調整時序的方法，通過確定時序路徑中待調整時序的第一目標時序元件，再測算第一目標時序元件與其上一級時序元件，即與第二目標時序元件之間的目標時鐘偏斜值，由于第一目標時序元件為時序路徑中待調整時序的時序元件，且測算所得的目標時鐘偏斜值，可直接對該第一目標時序元件的時序違例進行修復，因此將該目標時鐘偏斜值配置到預設的時鐘樹綜合文件中，得到目標時鐘樹綜合文件，通過執行目標時鐘樹綜合文件，即可對第一目標時序元件進行時序調整操作，無需對時序電路進行多次迭代調整，提高了對時序電路進行時序調整的效率。
技術領域
本申請屬于時序信號修復技術領域，尤其涉及一種調整時序的方法、裝置、計算機設備及計算機可讀存儲介質。
背景技術
時序路徑是指包含有時序元件的電路路徑，被廣泛應用于各種運算器件中，如控制器CPU中多個層級的寄存器組成的路徑即為時序路徑。由于時序路徑中包含有時序元件，如CPU中的寄存器等，因此在設計時序路徑時，需要對時序路徑進行時序調整，以保證時序路徑中的時序元件能夠正常工作。
現有技術中，在對時序路徑進行時序調整時，是通過多次迭代的方式逐步調整時序。但是，在每次迭代的過程中，需要對違例時序進行調整，且直到調整整個時序路徑的時序完全收斂。當時序路徑中的時序元件的層級越多，相應的調整時序過程中迭代的次數也就越多，對時序路徑進行時序調整的時間成本就越大。由此可見，現有調整時序的方案中存在調整時序效率較低的問題。
發明內容
有鑒于此，本申請實施例提供了一種調整時序的方法、裝置、計算機設備及計算機可讀存儲介質，以解決現有調整時序的方案中存在調整時序效率較低的問題。
本申請實施例的第一方面提供了一種調整時序的方法，包括：
確定時序路徑中待調整時序的第一目標時序元件；所述時序路徑中包括至少兩個層級結構的時序元件；
測算所述第一目標時序元件與第二目標時序元件之間的目標時鐘偏斜值；其中，所述第二目標時序元件為所述第一目標時序元件的上一級時序元件；
將所述目標時鐘偏斜值配置到預設的時鐘樹綜合文件中，得到目標時鐘樹綜合文件；
執行所述目標時鐘樹綜合文件，對所述第一目標時序元件進行時序調整操作。
上述方案中，所述確定時序路徑中待調整時序的第一目標時序元件，包括：
向所述時序路徑輸入時鐘信號與數據信號；
獲取所述時序路徑中，每個中間時序元件基于所述時鐘信號與所述數據信號確定的數據信號建立時間與數據信號保持時間；所述中間時序元件為所述時序路徑中除了第一級時序元件以外的其余時序元件；
基于每個所述中間時序元件對應的所述數據信號建立時間與所述數據信號保持時間，從所述時序路徑中確定出所述第一目標時序元件。
上述方案中，所述基于每個所述中間時序元件對應的所述數據信號建立時間與所述數據信號保持時間，從所述時序路徑中確定出所述第一目標時序元件，包括：
判斷每個所述中間時序元件對應的所述數據信號建立時間與所述數據信號保持時間，是否滿足以下約束條件：
TCn-1+TQn-1+TL+TSetup≤TCn+TP；
TCn-1+TQn-1+TL-THold≥TCn；
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