[發明專利]半導體結構及其制備方法

在審

• 申請號: 202010574610.8
• 申請日: 2020-06-22
• 公開（公告）號: CN112420837A
• 公開（公告）日: 2021-02-26
• 發明（設計）人: 黃則堯
• 申請（專利權）人: 南亞科技股份有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336;H01L27/108;H01L21/8242
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 李曄;李琛

本公開提供一種半導體結構及其制備方法。該半導體結構具有一基底；一漏極，配置在該基底中；一漏極接觸點，配置在該漏極中；一源極，配置在該基底中；一源極接觸點，配置在該源極中；一柵極結構，配置在該漏極與該源極之間，具有一底部；一通道，配置在該柵極結構的該底部，連接該漏極與該源極；一漏極應力源，配置在該漏極中并位于該柵極結構與該漏極接觸點之間；一漏極應變硅層，配置在該基底中，并圍繞該漏極應力源，且連接該通道；一源極應力源，配置在該源極中，并位于該源極接觸點與該柵極結構之間；以及一源極應變硅層，配置在該基底中，并圍繞該源極應力源，且連接該通道。

技術領域

本申請主張2019年08月21日申請的申請號為16/547,331的美國正式申請的優先權及益處，該美國正式申請案的內容以全文引用的方式并入本文中。

本公開關于一種半導體結構及其制備方法。特別是關于一種具有應變硅的半導體結構以及其制備方法，該半導體結構具有一埋入式柵極、埋入式源極以及多個漏極接觸點。

背景技術

半導體元件因為其尺寸小、多功能特性及/或低制造成本等，而廣泛地使用在電子產業。縮減半導體元件的尺寸導致改善效能、增加容量，及/或降低成本。然而，半導體元件已在電子產業的進步期間高度地整合。已縮減包含在半導體元件中的圖案的寬度與空間，以增加半導體元件的整合密度。然而，尺寸的縮減需要更復雜的集成電路制造技術。由于需要新穎及/或昂貴的暴露技術以形成精細圖案，因此其在連續高度整合半導體元件中，存在越多的困難。為了持續縮減半導體元件的規格，在最近幾年已針對未來世代的發展提出許多技術。

再者，為了增進半導體元件的效能，則已使用應變硅(strained silicon)。應變硅為一硅層，其多個硅原子伸展超出內原子間距(interatomic distance)。移動這些原子使其分開更多，以減小干涉電子經過晶體管的原子力(atomic forces)，因此改善載子的移動率，其導致較佳的晶片效能以及較低的能量消耗。此可通過將所述硅層放在一基底上方來實現，舉例來說，基底包含硅鍺(silicon germanium，SiGe)，其中相較于一硅基底，硅鍺基底的原子配置分開得更遠。

上文的“背景技術”說明僅提供背景技術，并未承認上文的“背景技術”說明揭示本公開的標的，不構成本公開的先前技術，且上文的“背景技術”的任何說明均不應作為本案的任一部分。

發明內容

根據本公開的一方面，提供一種半導體結構。該半導體結構包括：一基底；一漏極，配置在該基底中；一漏極接觸點，配置在該漏極中；一源極，配置在該基底中；一源極接觸點，配置在該源極中；一柵極結構，具有一底部，該柵極結構配置在該漏極與該源極之間；一通道，配置在該柵極結構的該底部，且連接該漏極與該源極；一漏極應力源，配置在該漏極中，并位在該柵極結構與該漏極接觸點之間；一漏極應變硅層，配置在該基底中，并圍繞該漏極應力源，且連接該通道；一源極應力源，配置在該源極中，并位在該源極接觸點與該柵極結構之間；以及一源極應變硅層，配置在該基底中，并圍繞該源極應力源，且連接該通道。在本公開的一些實施例中，該柵極結構包括一第一導電層。

在本公開的一些實施例中，該柵極結構還包括一柵極隔離層，將該柵極結構的該第一導電層與該源極、該漏極以及該通道分開。

在本公開的一些實施例中，該半導體結構還包括一金屬硅化層，配置在該柵極結構的該第一導電層上。

在本公開的一些實施例中，該半導體結構還包括一位元線，連接該漏極接觸點。

在本公開的一些實施例中，該位元線包括一第一電極以及一第二電極，該第一電極連接該漏極接觸點，該第二電極連接該第一電極。

在本公開的一些實施例中，該半導體結構還包括一位元線隔離層以及一位元線間隙子，該位元線隔離層配置在該位元線上，該位元線間隙子配置在該位元線的一側壁上。

在本公開的一些實施例中，該半導體結構還包括一儲存節點，連接該源極接觸點。