[發明專利]半導體封裝及其制造方法

在審

• 申請號: 202010572452.2
• 申請日: 2020-06-22
• 公開（公告）號: CN112447642A
• 公開（公告）日: 2021-03-05
• 發明（設計）人: 陳威宇;蘇安治;黃立賢;楊天中;葉名世
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L23/48
• 分類號: H01L23/48;H01L23/485;H01L23/50;H01L23/31;H01L21/50;H01L21/56
• 代理公司: 南京正聯知識產權代理有限公司 32243
• 代理人: 王素琴

提供一種半導體封裝及其制造方法。半導體封裝包含半導體管芯及橫向地覆蓋半導體管芯的絕緣密封體。半導體管芯包含半導體襯底、分布在半導體襯底上方的多個導電襯墊、設置于導電襯墊上且電連接到導電襯墊的多個導通孔，以及設置于半導體襯底上方且使導通孔彼此間隔開的介電層。介電層的側壁沿著導通孔的側壁延伸，導通孔從介電層的頂表面凹陷且介電層的傾斜表面連接到介電層的頂表面及介電層的側壁。

技術領域

本發明的實施例是涉及一種半導體封裝及其制造方法，特別是涉及一種 包含凹陷導通孔的半導體封裝及其制造方法。

背景技術

半導體行業已經由于多種電子組件(例如晶體管、二極管、電阻器、電 容器等)的集成密度的持續改進而經歷快速增長。主要來說，最小特征大小 的不斷減小已經帶來集成密度的改進，這允許將更多組件集成到給定區域中。 集成電路(integrated circuit，IC)設計方面的技術進步產生了許多代IC，其 中每一代的電路都比前一代更小并且更復雜。用于半導體的這類型的裝置封 裝的實例包含三維集成電路(three-dimensionalintegrated circuit，3DIC)、晶 片級封裝(wafer level package，WLP)以及疊層封裝(package on package， PoP)裝置等。然而，這些進步已增加處理及制造的復雜度。因此，需要更小、 更可靠以及更具創造性的半導體封裝技術。

發明內容

根據一些實施例，半導體封裝包含半導體管芯及橫向地覆蓋半導體管芯 的絕緣密封體。半導體管芯包含半導體襯底、分布在半導體襯底上方的多個 導電襯墊、設置于導電襯墊上且電連接到導電襯墊的多個導通孔，以及設置 于半導體襯底上方且使導通孔彼此間隔開的介電層。介電層的側壁沿著導通 孔的側壁延伸，導通孔從介電層的頂表面凹陷且介電層的傾斜表面連接到介 電層的頂表面及介電層的側壁。

根據一些替代性實施例，半導體封裝包含半導體管芯、橫向地覆蓋半導 體管芯的絕緣密封體以及重布線結構。半導體管芯包含：半導體襯底，其包 含彼此相對的第一表面及第二表面；多個導通孔，其分布在半導體襯底的第 一表面上方；以及介電層，其設置于半導體襯底的第一表面上方且使導通孔 彼此分開。導通孔的第一表面位于介電層的第一表面與半導體襯底的第二表 面之間。半導體襯底的第一表面及導通孔的第一表面以及介電層的第一表面 面向相同方向。重布線結構設置于導通孔的第一表面及半導體管芯的介電層 的第一表面上且延伸到絕緣密封體。

根據一些替代性實施例，半導體封裝的制造方法包含至少以下步驟。利 用絕緣材料覆蓋半導體管芯。平坦化絕緣材料及半導體管芯，其中在平坦化 期間，半導體管芯的多個導電柱的頂部變形。去除半導體管芯的導電柱的頂 部。在去除之后在半導體管芯上形成重布線結構。

附圖說明

當結合附圖閱讀時從以下詳細描述最好地理解本公開的方面。應注意， 根據業界中的標準慣例，各個特征未按比例繪制。實際上，為了論述清楚起 見，可任意增大或減小各個特征的尺寸。

圖1為根據一些實施例的示出設置于臨時載體上的多個半導體管芯的示 意性俯視圖。

圖2到圖5A、圖6A、圖7A以及圖8到圖11為根據一些實施例的制造 半導體封裝的各個階段的示意性剖視圖。

圖5B為根據一些實施例的圖5A的示意性俯視圖。

圖6B為根據一些實施例的圖6A的示意性俯視圖。

圖7B為根據一些實施例的圖7A的示意性俯視圖。

圖12為示出根據一些實施例的半導體封裝的變型的剖視圖。

圖13A到圖13C為根據各種實施例的圖6A中勾勒的虛線區域A中的結 構的示意性放大剖視圖。

圖14A到圖14D為根據一些實施例的制造半導體封裝的變型的部分階段 的示意性放大剖視圖。