[發明專利]一種邊讀邊寫的SDRAM控制系統及控制方法

有效

• 申請號: 202010567437.9
• 申請日: 2020-06-19
• 公開（公告）號: CN111739569B
• 公開（公告）日: 2022-04-26
• 發明（設計）人: 李婷;馬屹巍;郝昕
• 申請（專利權）人: 西安微電子技術研究所
• 主分類號: G11C11/413
• 分類號: G11C11/413;G11C16/26;G11C16/34
• 代理公司: 西安通大專利代理有限責任公司 61200
• 代理人: 朱海臨

1.一種邊讀邊寫的SDRAM控制系統，其特征在于，包括：

寫數據緩存FIFO，用于持續性的緩存寫入至SDRAM的數據；

讀數據緩存FIFO，用于持續性的緩存從SDRAM讀出的數據；

FIFO緩存控制模塊，用于從寫數據緩存FIFO中讀取數據，將數據寫入SDRAM時序控制模塊，同時從SDRAM時序控制模塊中讀出數據寫入至讀數據緩存FIFO中；同時向SDRAM時序控制模塊輸出對SDRAM的控制命令；所述控制命令為對SDRAM循環的進行讀、讀刷新、寫和寫刷新操作；

SDRAM時序控制模塊，用于將FIFO緩存控制模塊輸出控制命令轉換為SDRAM能夠識別的命令；將從FIFO緩存控制模塊中寫入的數據轉換并輸入至SDRAM中，將從SDRAM讀出的數據轉換并輸入至FIFO緩存控制模塊中；

所述SDRAM控制系統包括N個寫數據緩存FIFO和N個讀數據緩存FIFO，N為≥3的自然數。

2.根據權利要求1所述的一種邊讀邊寫的SDRAM控制系統，其特征在于，FIFO緩存控制模塊包括寫緩存FIFO仲裁狀態機、讀緩存FIFO仲裁狀態機和SDRAM總線分時復用控制狀態機；

寫緩存FIFO仲裁狀態機，用于確定寫入數據的寫數據緩存FIFO；

讀緩存FIFO仲裁狀態機，用于確定讀出數據的讀數據緩存FIFO；

SDRAM總線分時復用控制狀態機，用于發出對SDRAM的控制指令。

3.根據權利要求2所述的一種邊讀邊寫的SDRAM控制系統，其特征在于，所述寫數據FIFO緩存的深度為1024，半滿值為512；FIFO緩存控制模塊將寫數據緩存FIFO中的數據寫入至對應的bank，每一個寫數據緩存FIFO有各自對應的bank。

4.根據權利要求1所述的一種邊讀邊寫的SDRAM控制系統，其特征在于，SDRAM時序控制模塊中設置有SDRAM時序控制狀態機，所述SDRAM時序控制狀態機用于將FIFO緩存控制模塊中發出的數據、地址、以及命令，轉化為SDRAM要求的時序和控制信號；同時將SDRAM讀出的數據轉換后輸入至FIFO緩存控制模塊中。

5.一種基于權利要求1-4任意一項所述控制系統的邊讀邊寫的SDRAM控制方法，其特征在于，

對SDRAM發出上電初始化指令；

對SDRAM發出寫操作指令；從寫數據緩存FIFO讀取數據，并將讀取的數據通過SDRAM時序控制模塊轉換后傳遞至SDRAM；

對SDRAM發出讀刷新操作指令；

對SDRAM發出讀操作指令；從SDRAM中讀取出數據，并將讀取的數據通過SDRAM時序控制模塊轉換后傳遞至讀數據緩存FIFO；

對SDRAM發出寫刷新操作指令；

寫數據緩存FIFO持續性的緩存數據；讀數據緩存FIFO持續性的緩存數據。

6.根據權利要求1所述的一種邊讀邊寫的SDRAM控制系統，其特征在于，當寫數據緩存FIFO中數據量達到半滿后，FIFO緩存控制模塊向SDRAM時序控制模塊發送寫操作命令，FIFO緩存控制模塊采用輪詢的方法從N個寫數據緩存FIFO中讀出數據；

當讀緩存FIFO達到半滿或讀空時，FIFO緩存控制模塊跳轉到下一個讀緩存FIFO中。