[發明專利]一種寬頻率范圍的二分頻電路

在審

• 申請號: 202010559268.4
• 申請日: 2020-06-18
• 公開（公告）號: CN111654282A
• 公開（公告）日: 2020-09-11
• 發明（設計）人: 王三路
• 申請（專利權）人: 西安博瑞集信電子科技有限公司
• 主分類號: H03L7/18
• 分類號: H03L7/18
• 代理公司: 深圳市科進知識產權代理事務所(普通合伙) 44316
• 代理人: 魏毅宏

本發明公開了一種寬頻率范圍的二分頻電路，包括兩個CML電路和兩個開關電容陣列：第一級開關電容陣列和第二級開關電容陣列；第一級CML電路的時鐘輸入端CLKP與第二級CML電路的時鐘輸入端CLKN連接，第一級CML電路的時鐘輸入端CLKN與第二級CML電路的時鐘輸入端CLKP連接；第一級CML電路的信號輸出端Qp和Qn分別與第二級CML電路的信號輸入端Dp和Dn相連接；第二級CML電路的信號輸出端Qp和Qn分別與第一級CML電路的信號輸入端Dn和Dp相連接；第一級開關電容陣列的信號輸入端VIN+和VIN?分別與第一級CML電路的信號輸出端Qp和Qn連接；第二級開關電容陣列的信號輸入端VIN+和VIN?分別與第二級CML電路的信號輸出端Qp和Qn連接。本發明解決了二分頻電路的頻率范圍的問題。

技術領域

本發明涉及射頻集成電路領域，更具體涉及一種寬頻率范圍的二分頻電路。

背景技術

二分頻電路作為分頻器的基礎電路模塊，通常被各種頻率源模塊用來實現二分頻功能、擴展頻率范圍以及提供正交I/Q信號等，其廣泛應用于鎖相環中。隨著不同應用環境以及各種無線技術標準的出現，鎖相環需要通過二分頻電路擴展工作頻率范圍以滿足不同應用環境以及無線通信協議的要求。此外，在零中頻接收機中，寬輸出頻率范圍的鎖相環需要通過二分頻電路來實現正交I/Q信號。因此對于二分頻電路的頻率范圍要求越來越高，設計難度也相應增大，所以研究寬頻率范圍的二分頻電路具有很大的應用前景和現實意義。

目前比較常見的二分頻電路結構有注入鎖定結構(ILFD)、Miller結構、單相時鐘結構(TSPC)、CML結構。ILFD結構以及Miller結構的二分頻器由于其分頻范圍有限而受到很大的應用限制，TSPC結構的二分頻器由于缺少大的電容存儲電荷而很難在低頻應用，相對于以上三種結構，CML結構的二分頻器能夠實現相對更寬的頻率范圍，且能夠很好地在低頻以及高頻應用。但在某些應用中，單個CML結構的二分頻器仍不能夠滿足頻率范圍的要求，就需要多個相對窄帶的二分頻器通過開關切換來實現寬頻率范圍。這不僅僅增加了設計復雜性且增大了芯片面積和功耗。

隨著集成電路系統對于小型化以及低功耗的需求，如何在節省面積和功耗的前提下，實現寬頻率范圍的二分頻器電路成為急需解決的技術難題。

發明內容

本發明提供一種寬頻率范圍的二分頻電路，通過設立開關電容陣列對多個CML結構的二分頻電路進行控制，進而實現信號的寬頻率范圍輸出。

為了解決上述技術問題，本發明采用如下的技術方案：

本發明實施例的第一個方面，提供了一種寬頻率范圍的二分頻電路，包括CML電路，所述CML電路為兩個，分別為：第一級CML電路和第二級CML電路，還包括兩個開關電容陣列：第一級開關電容陣列和第二級開關電容陣列；

所述第一級CML電路的時鐘輸入端CLKP與所述第二級CML電路的時鐘輸入端CLKN連接，所述第一級CML電路的時鐘輸入端CLKN與所述第二級CML電路的時鐘輸入端CLKP連接；

所述第一級CML電路的信號輸出端Qp與所述第二級CML電路的信號輸入端Dp連接，所述第一級CML電路的信號輸出端Qn與所述第二級CML電路的信號輸入端Dn連接；所述第二級CML電路的信號輸出端Qp與所述第一級CML電路的信號輸入端Dn連接，所述第二級CML電路的信號輸出端Qn與所述第一級CML電路的信號輸入端Dp連接；

所述第一級開關電容陣列的信號輸入端VIN+與第一級CML電路的信號輸出端Qp連接；所述第一級開關電容陣列的信號輸入端VIN-與第一級CML電路的信號輸出端Qn連接；所述第二級開關電容陣列的信號輸入端VIN+與第二級CML電路的信號輸出端Qp連接；所述第二級開關電容陣列的信號輸入端VIN-與第二級CML電路的信號輸出端Qn連接。

本發明實施例的第二個方面，提供一種CML電路的電路結構，其中，該所述第一級CML電路和第二級CML電路的電路結構相同。