[發明專利]一種寬頻率范圍的二分頻電路

在審

• 申請號: 202010559268.4
• 申請日: 2020-06-18
• 公開（公告）號: CN111654282A
• 公開（公告）日: 2020-09-11
• 發明（設計）人: 王三路
• 申請（專利權）人: 西安博瑞集信電子科技有限公司
• 主分類號: H03L7/18
• 分類號: H03L7/18
• 代理公司: 深圳市科進知識產權代理事務所(普通合伙) 44316
• 代理人: 魏毅宏

1.一種寬頻率范圍的二分頻電路，包括CML電路，其特征在于，所述CML電路為兩個，分別為：第一級CML電路和第二級CML電路，還包括兩個開關電容陣列：第一級開關電容陣列和第二級開關電容陣列；

所述第一級CML電路的時鐘輸入端CLKP與所述第二級CML電路的時鐘輸入端CLKN連接，所述第一級CML電路的時鐘輸入端CLKN與所述第二級CML電路的時鐘輸入端CLKP連接；

所述第一級CML電路的信號輸出端Qp與所述第二級CML電路的信號輸入端Dp連接，所述第一級CML電路的信號輸出端Qn與所述第二級CML電路的信號輸入端Dn連接；所述第二級CML電路的信號輸出端Qp與所述第一級CML電路的信號輸入端Dn連接，所述第二級CML電路的信號輸出端Qn與所述第一級CML電路的信號輸入端Dp連接；

所述第一級開關電容陣列的信號輸入端VIN+與第一級CML電路的信號輸出端Qp連接；所述第一級開關電容陣列的信號輸入端VIN-與第一級CML電路的信號輸出端Qn連接；所述第二級開關電容陣列的信號輸入端VIN+與第二級CML電路的信號輸出端Qp連接；所述第二級開關電容陣列的信號輸入端VIN-與第二級CML電路的信號輸出端Qn連接。

2.如權利要求1所述的寬頻率范圍的二分頻電路，其特征在于，所述第一級CML電路和第二級CML電路的電路結構相同。

3.如權利要求2所述的寬頻率范圍的二分頻電路，其特征在于，CML電路的電路結構包括采樣支路和保持支路；

所述采樣支路包括：第一晶體管M₁、第二晶體管M₂、第三晶體管M₃、第一電阻R₁、第二電阻R₂、第三電阻R₃和第一電容C₁；

所述保持支路包括：第四晶體管M₄、第五晶體管M₅、第六晶體管M₆、第一電阻R₁、第二電阻R₂、第四電阻R₄和第二電容C₂；

其連接方式為：

所述第一電容C₁的一端作為CML電路的時鐘輸入端CLKP，所述第一電容C₁另一端與所述第三電阻R₃的一端相連且與第三晶體管M₃的柵極相連，所述第三電阻R₃的另一端作為偏置電壓端口Vbias，所述第三晶體管M₃的源極接GND，所述第三晶體管M₃的漏極與第一晶體管M₁的源極相連以及與第二晶體管M₂的源極相連，所述第一晶體管M₁的柵極作為CML電路的信號輸入端Dp，所述第二晶體管M₂的柵極作為CML電路的信號輸入端Dn，所述第一晶體管M₁的漏極與第一電阻R₁的一端相連，所述第二晶體管M₂的漏極與第二電阻R₂的一端相連，所述第一電阻R₁的另一端與VDD相連，所述第二電阻R₂的另一端與VDD相連；

所述第二電容C₂的一端作為CML電路的時鐘輸入端CLKN，所述第二電容C₂另一端與所述第四電阻R₄的一端相連且與第六晶體管M₆的柵極相連，所述第四電阻R₄的另一端作為偏置電壓端口Vbias，所述第六晶體管M₆的源極接GND，所述第六晶體管M₆的漏極與第四晶體管M₄的源極相連以及與第五晶體管M₅的源極相連，所述第四晶體管M₄的柵極作為CML電路的信號輸出端Qp，所述第四晶體管M₄的柵極與第五晶體管M₅的漏極連相連且與第二晶體管M₂的漏極相連，所述第五晶體管M₅的柵極作為CML電路的信號輸出端Qn，所述第五晶體管M₅的柵極與第四晶體管M₄的漏極相連且與第一晶體管M₁的漏極相連。